[發(fā)明專利]一種快速分析集成電路版圖的EM/IR的方法、裝置及存儲介質(zhì)

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• 申請日: 2022-12-05
• 公開（公告）號: CN115796113A
• 公開（公告）日: 2023-03-14
• 發(fā)明（設(shè)計）人: 李雷;陳志東;劉偉平;陸濤濤
• 申請（專利權(quán)）人: 上海華大九天信息科技有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398;G06F30/392
• 代理公司: 北京紅花知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 16030
• 代理人: 林樂飛

本發(fā)明公開了一種快速分析集成電路版圖的EM/IR的方法、裝置及存儲介質(zhì)。本發(fā)明將獲取到的與有效MOS管相對應(yīng)的負(fù)載電流加載到所述有效MOS管的電源布線所在的位置上；基于所加載的負(fù)載電流提取所述有效MOS管的配置區(qū)域的電阻網(wǎng)絡(luò)并建立電阻網(wǎng)絡(luò)矩陣，并基于所述電阻網(wǎng)絡(luò)矩陣計算與有效MOS管相關(guān)的電路布線中的用于分析EM/IR的電學(xué)指標(biāo)參數(shù)；輸出集成電路版圖的EM/IR的分析結(jié)果。

技術(shù)領(lǐng)域

本發(fā)明涉及EDA工具設(shè)計分析技術(shù)領(lǐng)域，特別是一種快速分析電源/地版圖EM/IR的方法、裝置及存儲介質(zhì)。

背景技術(shù)

隨著超大規(guī)模集成電路工藝進(jìn)入深亞微米階段，芯片供電電壓的降低，電源/地網(wǎng)絡(luò)的電阻已不能忽視。一般都將芯片上的電源網(wǎng)格(包括電源信號和地信號)當(dāng)作理想網(wǎng)絡(luò)對待。實際上，這種假設(shè)在工程設(shè)計上是不存在的，尤其當(dāng)集成電路工藝演進(jìn)到及以下的超深亞微米時，包括電源網(wǎng)絡(luò)在內(nèi)的所有互連線的阻抗特性非常明顯。由于電源網(wǎng)絡(luò)互連線的電阻、電容、電感的存在，導(dǎo)致了電源網(wǎng)絡(luò)上的電壓波動，電壓值將不再是穩(wěn)定不變的單一值了，由此引發(fā)電源電壓降(IR-drop)和地電壓上升或稱為反彈(ground-bounce)的問題。為簡單起見，以下的“電源”包括電源信號VDD和地信號VSS；“IR壓降”包括電源信號VDD上的電壓降和地信號VSS上的電壓反彈。

IR壓降是指出現(xiàn)在集成電路中電源網(wǎng)絡(luò)和地網(wǎng)絡(luò)上電壓下降或升高的一種現(xiàn)象。壓降的大小決定于從電源到所計算的邏輯門單元之間的等效電阻的大小。IR壓降可能是局部或全局性的。當(dāng)相鄰位置一定數(shù)量的邏輯門單元同時有邏輯翻轉(zhuǎn)動作時，就引起局部IR壓降現(xiàn)象，而電源網(wǎng)格某一特定部分的電阻值特別高時，也會導(dǎo)致局部IR壓降；當(dāng)芯片某一區(qū)域內(nèi)的邏輯動作導(dǎo)致其它區(qū)域的IR壓降時，稱之為全局現(xiàn)象。

IR壓降問題的表現(xiàn)常常類似一些時序甚至可能是信號的完整性問題。如果芯片的全局IR壓降過高，則邏輯門就有功能故障,使芯片徹底失效，盡管邏輯仿真顯示設(shè)計是正確的。而局部IR壓降比較敏感,它只在一些特定的條件下才可能發(fā)生,例如所有的總線數(shù)據(jù)同步進(jìn)行翻轉(zhuǎn)，因此芯片會間歇性的表現(xiàn)出一些功能故障。而IR壓降比較普遍的影響就是降低了芯片的速度。

除了電壓波動，電源網(wǎng)絡(luò)連線上所能承受的電流能力也是電源設(shè)計中必須考慮的問題。對于作為互連線的金屬層來說，在一定的制造工藝下，在它上面所能允許流過的最大電流是有一定的限度的，否則過大的電流將會導(dǎo)致金屬連線在一段時間的大電流流過之后熔斷，導(dǎo)致芯片失效。這種現(xiàn)象稱之為電遷移(EM)。

電遷移(EM)問題用來表示導(dǎo)致芯片上金屬互連線斷裂、熔化等的一些失效原因。當(dāng)電子流過金屬線時，將同金屬線的原子發(fā)生碰撞，碰撞導(dǎo)致金屬的電阻增大，并且會發(fā)熱。電遷移(EM)是一個長時間的損耗現(xiàn)象，常常表現(xiàn)出經(jīng)過一段時間后芯片有時序或功能性錯誤。如果芯片中某一根連線是唯一的，,那么當(dāng)發(fā)生電遷移問題以后，會導(dǎo)致整個芯片的功能失效。如果一些連線本來就有冗余設(shè)計，例如電源網(wǎng)絡(luò)，當(dāng)發(fā)生電遷移問題后，其中的一部分連線會斷開，而其它部分的連線就會承受較大的IR壓降問題。如果因為電遷移而導(dǎo)致了線路間的短路，那整個芯片就失效。

現(xiàn)有技術(shù)中，分析電源/地版圖中的EM/IR是依靠仿真技術(shù)仿真出對應(yīng)點的電壓，求解EM/IR信息。問題是需要的條件太多，1.需要前端工程師提供“虛擬平臺”testbench；2.需要后端工程師完整完成版圖，且提取用于EM/IR計算的特殊DSPF(Detailed StandardParasitic Format)；3.結(jié)果分析和修改需要前后端工程師配合迭代。

此外，傳統(tǒng)分析電源/地版圖電流密度電壓降的方法需要調(diào)用仿真器，搭建testbench進(jìn)行仿真獲取對應(yīng)位置的電壓電流點，然后獲取對應(yīng)位置的EM/IR。

發(fā)明內(nèi)容

本發(fā)明是鑒于上述問題完成的。針對傳統(tǒng)分析集成電路版圖中的電流密度、電壓降等過程中需要步驟多、工具多等問題，本發(fā)明的目的在于提供一種快速分析集成電路版圖的EM/IR的方法。

用于解決技術(shù)問題的方案