[發明專利]一種基于基本門電路的低功耗全加器

在審

• 申請號: 202211423888.0
• 申請日: 2022-11-15
• 公開（公告）號: CN115658006A
• 公開（公告）日: 2023-01-31
• 發明（設計）人: 李志恒;楊旸
• 申請（專利權）人: 李志恒
• 主分類號: G06F7/501
• 分類號: G06F7/501;H03K19/20
• 代理公司: 濟南千慧專利事務所(普通合伙企業) 37232
• 代理人: 邵亞慶

本發明公開了一種基于基本門電路的低功耗全加器，屬于數字電子技術領域，用于解決現有的全加器電路多采用封裝復合門，電路設計靈活性低，且不能同時兼顧高運算精度、低制作成本以及低功耗的技術問題。所述全加器包括全加器邏輯電路，全加器邏輯電路包括第一輸入端、第二輸入端、第三輸入端、第一或門電路、第二或門電路、第三或門電路、第一與門電路、第二與門電路、第三與門電路、第四與門電路、第五與門電路、第一非門電路、第二非門電路、第一輸出端以及第二輸出端。僅使用十個基本門實現了全加器電路，低于現有全加器中所用的基本門數量，在未犧牲運算精度的前提下減少基本門的使用數量，提供了一種性能高、體積小、成本低、功耗低的全加器。

技術領域

本申請涉及數字電子技術領域，尤其涉及一種基于基本門電路的低功耗全加器。

背景技術

隨著各種移動設備終端的功能體驗不斷豐富和發展，工業領域對于數字集成芯片設計的要求已經從追求高性能和小體積，轉變為對性能、體積、成本和功耗的綜合要求。數字集成芯片中，大部分的算術電路都離不開全加器的應用，現有的全加器電路通常是由封裝好的異或門、或非門等復合門電路相互連接構成，一個復合門電路是由多個基本門構成，且封裝的復合門內部無法再接導線，導致現有全加器電路中采用的基本門電路數量較多，增加了全加器電路設計的復雜性。

例如，在申請號為201210246287.7的中國專利申請中，提出了一種高性能全加器運算單元電路，該電路共由9個或非門構成，根據公知常識可知，一個或非門是由一個或門和一個非門連接構成，因此，該電路由18個基本門構成，相應的晶體管需求數量也較多，導致全加器運行功耗較大、生產成本高，且運算速度較慢。

隨著技術的進步，在申請號為201910873564.9的中國專利申請中，又提出了一種高性能近似全加器門級單元，此方案中的近似全加器門級單元雖然只由三個或非門構成，但卻通過犧牲精確度以實現全加器的低功耗性能，只能實現近似計算，無法實現精確計算。

還有些研究人員采用憶阻器來設計全加器電路，但憶阻器技術目前并未完全發展成熟，且制作成本較高。因此，到目前為止，仍未出現一種設計簡潔、且同時兼顧高運算精確度、低制作成本以及低功耗的全加器電路，無法滿足工業領域對于集成芯片的性能、體積、成本和功耗的綜合要求。

發明內容

本申請實施例提供了一種基于基本門電路的低功耗全加器，用于解決如下技術問題：現有的全加器電路多采用封裝復合門，電路設計靈活性低，且不能同時兼顧高運算精度、低制作成本以及低功耗。

本申請實施例采用下述技術方案：

一方面，本申請實施例提供了一種基于基本門電路的低功耗全加器，包括全加器邏輯電路，所述全加器邏輯電路包括第一輸入端1、第二輸入端2、第三輸入端3、第一或門電路4、第二或門電路5、第三或門電路6、第一與門電路7、第二與門電路8、第三與門電路9、第四與門電路10、第五與門電路11、第一非門電路12、第二非門電路13、第一輸出端14以及第二輸出端15；所述第一或門電路4、所述第一與門電路7、所述第二與門電路8以及所述第一非門電路12，構成第一異或門電路；所述第二或門電路5、所述第三與門電路9、所述第四與門電路10以及所述第二非門電路13，構成第二異或門電路；所述第一輸入端1及所述第二輸入端2均連接所述第一異或門電路的輸入端；所述第一異或門電路的輸出端分別連接所述第五與門電路11的輸入端以及所述第二異或門電路的輸入端；所述第五與門電路11的輸出端及所述第一與門電路7的輸出端均連接所述第三或門電路6的輸入端，所述第三或門電路6的輸出端連接所述第一輸出端14；所述第三輸入端3分別連接所述第五與門電路11的輸入端以及所述第二異或門電路的輸入端，所述第二異或門電路的輸出端連接所述第二輸出端15；所述第一輸出端(14)的數學邏輯表達式為：所述第二輸出端(15)的數學邏輯表達式為：其中，A_n為二進制加數A的第n位，B_n為二進制被加數B的第n位，C_n為本第n位的進位，C_n-1為第n-1位的進位，S_n為計算結果的第n位。