[發(fā)明專利]一種半導(dǎo)體介質(zhì)層結(jié)構(gòu)及制作方法

在審

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• 申請日: 2022-11-09
• 公開（公告）號: CN115579401A
• 公開（公告）日: 2023-01-06
• 發(fā)明（設(shè)計）人: 李杰英;單亞東;胡丹;謝剛
• 申請（專利權(quán)）人: 廣微集成技術(shù)（深圳）有限公司
• 主分類號: H01L29/872
• 分類號: H01L29/872;H01L29/06;H01L21/329
• 代理公司: 深圳市精英專利事務(wù)所 44242
• 代理人: 王暄

本發(fā)明公開了一種半導(dǎo)體介質(zhì)層結(jié)構(gòu)及制作方法。該半導(dǎo)體介質(zhì)層結(jié)構(gòu)包括半導(dǎo)體襯底，半導(dǎo)體襯底表面設(shè)有外延層，所述外延層設(shè)有多個溝槽，外延層表面設(shè)有熱氧化層，溝槽內(nèi)填充有原位摻雜多晶硅，原位摻雜多晶硅與溝槽之間形成有柵氧化層，溝槽相鄰的熱氧化層表面設(shè)有氮化硅層，氮化硅層表面設(shè)有第一淀積氧化層，第一淀積氧化層表面設(shè)有第二淀積氧化層，第二淀積氧化層以及氮化硅層以及熱氧化層的一部分鏤空形成接觸孔，接觸孔內(nèi)的底端延伸至外延層表面，接觸孔底部內(nèi)的底端邊緣延伸至原位摻雜多晶硅，露出溝槽內(nèi)壁的柵氧化層，第二淀積氧化層和柵氧化層共同形成原位摻雜多晶硅的側(cè)墻結(jié)構(gòu)。本發(fā)明能夠避免半導(dǎo)體界面的尖角因接觸孔刻蝕而裸露出來。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件技術(shù)領(lǐng)域，尤其涉及一種半導(dǎo)體介質(zhì)層結(jié)構(gòu)及制作方法。

背景技術(shù)

肖特基勢壘降低形成的原因是：半導(dǎo)體中的電荷使肖特基金屬一側(cè)形成感應(yīng)電荷。假如半導(dǎo)體中存在電子，則肖特基金屬會感應(yīng)出正電荷。由此電子形成了指向金屬的鏡像力。電場和鏡像力的聯(lián)合作用，使肖特基勢壘降低。電場越大，肖特基勢壘降低越多。而反向漏電流與肖特基勢壘高度呈指數(shù)關(guān)系，隨著肖特基勢壘降低，反向漏電流呈指數(shù)增加。

目前溝槽MOS肖特基在接觸孔刻蝕，為了保證氧化層刻蝕干凈，難免會對柵氧化層造成過刻蝕，從而使半導(dǎo)體界面的尖角裸露出來，如圖1所示。肖特基勢壘形成時完整地復(fù)刻了裸露的半導(dǎo)體界面?？梢韵氲剑ぬ鼗鶆輭窘缑姹厝灰矔霈F(xiàn)尖角。此種尖角將在施加反向電壓時，形成電場尖峰。電場尖峰的形成，將在前述的肖特基勢壘降低作用下，導(dǎo)致尖角處漏電流迅速增加。如何避免或者降低尖角的影響，一直是溝槽MOS肖特基在設(shè)計和生產(chǎn)制造過程中需要解決的問題。圖1中所示：1表示掩蔽溝槽刻蝕的熱氧化層，2表示外延層，3表示柵氧化層，4表示原位摻雜多晶硅層，5表示淀積的氧化層。

發(fā)明內(nèi)容

本發(fā)明實施例提供了一種半導(dǎo)體介質(zhì)層結(jié)構(gòu)及制作方法，旨在解決現(xiàn)有肖特基勢壘界面中存在尖角的問題。

本發(fā)明提供一種半導(dǎo)體介質(zhì)層結(jié)構(gòu)，所述半導(dǎo)體介質(zhì)層結(jié)構(gòu)包括半導(dǎo)體襯底，所述半導(dǎo)體襯底表面設(shè)有外延層，所述外延層設(shè)有多個溝槽，所述外延層表面設(shè)有熱氧化層，所述溝槽內(nèi)填充有原位摻雜多晶硅，所述原位摻雜多晶硅與溝槽之間形成有柵氧化層，所述溝槽相鄰的熱氧化層表面設(shè)有氮化硅層，所述溝槽內(nèi)多晶硅的填充高度落于半導(dǎo)體界面上方的200～400nm范圍內(nèi)，所述氮化硅層表面設(shè)有第一淀積氧化層，所述第一淀積氧化層表面設(shè)有第二淀積氧化層，所述第二淀積氧化層以及所述氮化硅層以及所述熱氧化層的一部分鏤空形成接觸孔，所述接觸孔側(cè)壁附著有所述第一淀積氧化層，所述接觸孔內(nèi)的底端延伸至所述外延層表面，使所述外延層裸露，且所述接觸孔底部內(nèi)的底端邊緣延伸至所述原位摻雜多晶硅，露出所述溝槽內(nèi)壁的柵氧化層，所述第二淀積氧化層和柵氧化層共同形成所述原位摻雜多晶硅的側(cè)墻結(jié)構(gòu)。

進(jìn)一步的，所述熱氧化層的厚度為27～33nm。

進(jìn)一步的，所述氮化硅層的厚度不低于500nm。

進(jìn)一步的，所述第一淀積氧化層的厚度為360～440nm。

進(jìn)一步的，所述第二淀積氧化層的厚度為180～220nm。

另一方面，本申請還提供一種如上述任一項所述的半導(dǎo)體介質(zhì)層結(jié)構(gòu)的制作方法，所述制作方法包括：

步驟一、在半導(dǎo)體的外延層上生長熱氧化層，再在所述熱氧化層的表面淀積氮化硅層；

步驟二、通過刻蝕工藝在所述熱氧化層和氮化硅層上刻蝕出溝槽的窗口；

步驟三、利用所述窗口在所述外延層上刻蝕溝槽，在每一所述溝槽內(nèi)壁生成熱氧化層作為柵氧化層；

步驟四、淀積原位摻雜多晶硅，并對其進(jìn)行回刻，使原位摻雜多晶硅界面落在半導(dǎo)體界面以上的200～400nm范圍內(nèi)；

步驟五、在所述氮化硅層和回刻結(jié)束后的原位摻雜多晶硅的表面進(jìn)行淀積，生成第一淀積氧化層；