[發(fā)明專利]一種正弦電壓信號的峰值調(diào)節(jié)方法及裝置

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• 申請日: 2022-11-04
• 公開（公告）號: CN115902361A
• 公開（公告）日: 2023-04-04
• 發(fā)明（設(shè)計）人: 孫軍
• 申請（專利權(quán)）人: 深鈦智能科技（蘇州）有限公司
• 主分類號: G01R19/165
• 分類號: G01R19/165
• 代理公司: 深圳天融專利代理事務(wù)所(普通合伙) 44628
• 代理人: 韋靜靜

1.一種正弦電壓信號的峰值調(diào)節(jié)方法，其特征在于：包括如下步驟：

步驟A、由FPGA實現(xiàn)的DDS模塊根據(jù)頻率和相位要求輸出初始信號，DAC模塊根據(jù)該初始信號得到正弦電壓波形；

步驟B、步驟A中的正弦電壓波形經(jīng)濾波模塊后，由高速采樣模塊進行采樣，并將采樣數(shù)據(jù)送入由FPGA實現(xiàn)的傅里葉模塊，得到采樣數(shù)據(jù)的有效值；

步驟C、由FPGA實現(xiàn)的計算轉(zhuǎn)換模塊根據(jù)步驟B中的有效值計算正弦電壓波形的峰值，并對該峰值進行轉(zhuǎn)換，得到轉(zhuǎn)換值；

步驟D、將步驟C中的轉(zhuǎn)換值輸入第一AD9764芯片以將該轉(zhuǎn)換值轉(zhuǎn)化為模擬量；

步驟E、利用反饋模塊將步驟D中的模擬量與DAC模塊的設(shè)定輸出電壓峰值進行差分比較，并將比較結(jié)果輸入DAC模塊以調(diào)整其基準電壓，進而調(diào)整其輸出的正弦電壓輸出波形的峰值。

2.根據(jù)權(quán)利要求1所述的一種正弦電壓信號的峰值調(diào)節(jié)方法，其特征在于：所述步驟A中，所述DDS模塊由FPGA中提供DDS功能的IP核實現(xiàn)，所述DAC模塊采用第二AD9764芯片。

3.根據(jù)權(quán)利要求1所述的一種正弦電壓信號的峰值調(diào)節(jié)方法，其特征在于：所述步驟B中，所述高速采樣模塊采用AD9254芯片。

4.根據(jù)權(quán)利要求1或2或3所述的一種正弦電壓信號的峰值調(diào)節(jié)方法，其特征在于：所述傅里葉模塊由FPGA中提供FFT功能的IP核實現(xiàn)。

5.根據(jù)權(quán)利要求1或2或3所述的一種正弦電壓信號的峰值調(diào)節(jié)方法，其特征在于：所述C中，所述轉(zhuǎn)換值與DAC模塊的輸出電流I_out有關(guān)，輸出電流I_out由如下公式設(shè)置其中，V_VREFIO為DAC模塊的外部基準電壓，R_SET為DAC模塊的外部基準電阻，k為系數(shù)。

6.根據(jù)權(quán)利要求1或2或3所述的一種正弦電壓信號的峰值調(diào)節(jié)方法，其特征在于：所述步驟E中，所述反饋模塊包括減法電路、反相電路和積分電路，所述步驟D中的模擬量與設(shè)定輸出電壓峰值作為減法電路的輸入，減法電路的輸出作為反相電路的輸入，反相電路的輸出作為積分電路的輸入，積分電路的輸出作為DAC模塊的基準電壓。

7.根據(jù)權(quán)利要求1或2或3所述的一種正弦電壓信號的峰值調(diào)節(jié)方法，其特征在于：所述DAC模塊、第一AD9764芯片和高速采樣模塊均由FPGA控制時序。

8.一種正弦電壓信號的峰值調(diào)節(jié)裝置，其特征在于：包括DDS模塊、DAC模塊、濾波模塊、高速采樣模塊、傅里葉模塊、計算轉(zhuǎn)換模塊、第一AD9764芯片和反饋模塊；

DDS模塊由FPGA實現(xiàn)，用于根據(jù)頻率和相位要求輸出初始信號；

DAC模塊第一輸入端與DDS模塊輸出端連接，用于根據(jù)初始信號得到正弦波電壓波形；

濾波模塊輸入端與DAC模塊輸出端連接，用于濾除頻率要求外的信號；

高速采樣模塊輸入端與濾波模塊輸出端連接，用于對濾波后的正弦波電壓波形進行高速采樣，得到采樣數(shù)據(jù)；

傅里葉模塊由FPGA實現(xiàn)，其輸入端與高速采樣模塊輸出端連接，用于對采樣數(shù)據(jù)進行傅里葉變換，進而得到采樣數(shù)據(jù)的有效值；

計算轉(zhuǎn)換模塊由FPGA實現(xiàn)，其輸入端與傅里葉模塊輸出端連接，用于根據(jù)采樣數(shù)據(jù)的有效值計算正弦電壓波形的峰值，并對該峰值進行轉(zhuǎn)換，得到轉(zhuǎn)換值；

第一AD9764芯片的輸入端與計算轉(zhuǎn)換模塊的輸出端連接，用于將轉(zhuǎn)換值轉(zhuǎn)化為模擬量；

反饋模塊的輸入端與第一AD9764芯片的輸出端連接、輸出端與DAC模塊第二輸入端連接，用于將模擬量與DAC模塊的設(shè)定輸出電壓峰值進行比較，并將比較結(jié)果輸入DAC模塊以調(diào)整其基準電壓，進而調(diào)整其輸出的正弦電壓輸出波形的峰值。

9.根據(jù)權(quán)利要求8所述的一種正弦電壓信號的峰值調(diào)節(jié)裝置，其特征在于：所述DDS模塊由FPGA中提供DDS功能的IP核實現(xiàn)，所述DAC模塊采用第二AD9764芯片。

10.根據(jù)權(quán)利要求8所述的一種正弦電壓信號的峰值調(diào)節(jié)裝置，其特征在于：所述高速采樣模塊采用AD9254芯片。