[發明專利]降低半導體器件閂鎖效應的絕緣結構及其制備方法

在審

• 申請號: 202211360669.2
• 申請日: 2022-11-02
• 公開（公告）號: CN115513205A
• 公開（公告）日: 2022-12-23
• 發明（設計）人: 湯鈺;葉甜春;陳少民;李彬鴻;蘇炳熏
• 申請（專利權）人: 銳立平芯微電子（廣州）有限責任公司;廣東省大灣區集成電路與系統應用研究院
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 無錫市匯誠永信專利代理事務所(普通合伙) 32260
• 代理人: 葛莉華

本發明公開了一種降低半導體器件閂鎖效應的絕緣結構及其制備方法，其可增強同一芯片中不同半導體器件之間的絕緣效果，降低閂鎖效應，確保不同半導體器件工作的穩定性，將該結構應用于芯片中，芯片包括基板、分布于基板的至少兩個半導體器件，半導體器件均包括井區或擴散區、分布于井區或擴散區的介電區，介電區均包括柵極區、分布于柵極區兩側的源漏極區，相鄰半導體器件的電壓不同，相鄰半導體器件之間通過絕緣層分隔：絕緣層設置于兩個相鄰半導體器件的井區或擴散區之間，且兩個相鄰半導體器件的井區或擴散區分別位于絕緣層的上表面、下表面，絕緣結構制備方法包括：提供一基板，在基板上依次制備第一井區、絕緣層、第二井區，在第一井區、第二井區分別制備柵極區、源漏極區。

技術領域

本發明涉及半導體技術領域，具體為一種降低半導體器件閂鎖效應的絕緣結構。

背景技術

集成電路設計與制造中，常將數字電路、模擬電路、存儲器、高低壓器件等不同功能的電路或器件整合在同一芯片中，為滿足這個需求，需將不同的主動元器件和被動元器件制造在同一半導體硅片上，這些器件存在不同的結構和工作電壓。為避免不同結構和工作電壓的器件之間產生相互干擾，影響工作的穩定性，需在硅片上制作絕緣隔離結構，因此，器件在硅片上的絕緣隔離工藝十分重要，否則寄生器件或寄生回路會對芯片功能產生不良的影響，甚至造成不可逆的損害。

目前常見的絕緣結構包括PN結隔離層、LOCOS隔離層(即硅局部氧化隔離層)、STI隔離層(即淺溝槽隔離層)等，這些隔離層雖可以起到一定的隔離作用，但不同工作電壓半導體器件的所屬井區及擴散區皆制作在同一硅晶圓基板上，不同井區之間仍存在相互連通區域，沒有完全隔離，電子仍有可能通過連通區域進入其它器件中，因此，具有不同結構和工作電壓的PN結、寄生器件之間仍存在導通風險，導通風險的存在易引發閂鎖效應，使整個芯片的電學性能受到影響。

發明內容

針對現有技術中存在上述問題，本發明提供了一種芯片的絕緣結構，其可增強同一芯片中不同半導體器件之間的絕緣效果，降低閂鎖效應，確保不同半導體器件工作的穩定性。

為實現上述目的，本發明采用如下技術方案：

一種降低半導體器件閂鎖效應的絕緣結構，將該絕緣結構應用于芯片中，所述芯片包括基板、分布于基板的至少兩個半導體器件，所述半導體器件均包括井區或擴散區、分布于井區或擴散區的介電區，所述介電區均包括柵極區、分布于柵極區兩側的源漏極區；相鄰半導體器件的電壓不同，其特征在于，相鄰半導體器件之間通過絕緣層分隔：所述絕緣層設置于兩個相鄰所述半導體器件的井區或擴散區之間，且兩個相鄰半導體器件的井區或擴散區分別位于絕緣層的上表面、下表面。

其進一步特征在于，

所述絕緣層為U形結構或條狀結構；

相鄰兩個半導體器件分別為第一半導體器件、第二半導體器件，所述第一半導體器件包括第一井區、分布于第一井區的第一介電區，所述第二半導體器件包括第二井區、分布于第二井區的第二介電區，所述第一井區與所述第二井區的電壓不同，所述第一井區與所述第二井區之間設置有所述絕緣層；

所述第一介電區分布于所述第一井區的一側，所述絕緣層分布于所述第一井區的另一側頂端；當所述絕緣層為U形結構時，所述第二井區分布于所述U形結構的凹槽內，當所述絕緣層為條狀結構時，所述絕緣層的底端與所述第一井區的另一側頂端連接，所述第二井區及所述第二介電區分布于所述絕緣層的頂端；

所述第一半導體器件為低壓半導體器件，所述第二半導體器件為高壓半導體器件，或所述第一半導體器件為高壓半導體器件，所述第二半導體器件為低壓半導體器件；

所述低壓半導體器件的井區或擴散區的電壓值小于等于1.8V，所述高壓半導體器件的井區或擴散區的電壓值大于等于10V且小于等于100V；

所述基板的材質為硅，但不限于硅；

所述絕緣層的材質為二氧化硅，但不限于二氧化硅；