[發明專利]SoC芯片頂層模塊集成設計方法及系統

有效

• 申請號: 202211330585.4
• 申請日: 2022-10-28
• 公開（公告）號: CN115392176B
• 公開（公告）日: 2023-01-10
• 發明（設計）人: 梅張雄;耿介
• 申請（專利權）人: 北京聯盛德微電子有限責任公司
• 主分類號: G06F30/39
• 分類號: G06F30/39;G06F8/30;G06F8/41;G06F115/02
• 代理公司: 北京中譽至誠知識產權代理事務所(普通合伙) 11858
• 代理人: 張平力

1.一種SoC芯片頂層模塊集成設計方法，其特征在于，包括：

獲取目標SoC芯片的設計文件，所述設計文件是基于硬件描述語言預先編寫的；

通過指定Python程序調用Pyverilog的代碼解析器和數據流分析器，以對所述設計文件進行代碼解析和數據流分析處理得到各個底層模塊的設計信息；

接收用戶針對所述設計信息中的第一部分信息的輸入信息，響應于用戶針對所述設計信息中的第二部分信息的確認操作，基于所述設計信息和所述輸入信息生成第一配置文件；其中，所述第一部分信息包括各個底層模塊的參數名稱、時鐘信號標識、復位信號標識中的一個或多個；所述輸入信息包括各個底層模塊的參數名稱對應的參數值、各個底層模塊的時鐘信號標識對應的時鐘配置信息、各個底層模塊的復位信號標識對應的復位配置信息，所述第二部分信息包括各個底層模塊的輸入信號連接關系、各個底層模塊的輸出信號連接關系中的一個或多個；

通過所述指定Python程序讀取所述第一配置文件，并調用所述Pyverilog的代碼生成器以使所述代碼生成器基于所述第一配置文件生成頂層設計文件。

2.根據權利要求1所述的方法，其特征在于，所述基于所述設計信息和所述輸入信息生成第一配置文件，包括：

基于所述第一部分信息和所述輸入信息確定第三部分信息；

基于所述第三部分信息和所述第二部分信息生成第一配置文件。

3.根據權利要求1所述的方法，其特征在于，所述接收用戶針對所述設計信息中的第一部分信息的輸入信息之前，該方法包括：

將所述各個底層模塊的參數名稱、時鐘信號標識、復位信號標識寫入第二配置文件；

打開所述第二配置文件以顯示各個底層模塊的參數名稱、時鐘信號標識、復位信號標識；

所述接收用戶針對所述設計信息中的第一部分信息的輸入信息，包括：

接收用戶在所述第二配置文件中針對所述各個底層模塊的參數名稱、時鐘信號標識、復位信號標識對應的輸入框輸入的各個底層模塊的參數名稱對應的參數值、各個底層模塊的時鐘信號標識對應的時鐘配置信息、各個底層模塊的復位信號標識對應的復位配置信息。

4.根據權利要求3所述的方法，其特征在于，所述第一配置文件和第二配置文件均為Excel文件，所述各個底層模塊的參數名稱、時鐘信號標識、復位信號標識在所述第二配置文件中對應寫入工作表中，其中每個底層模塊對應一個工作表。

5.根據權利要求4所述的方法，其特征在于，所述各個底層模塊的輸入信號連接關系以及輸出信號連接關系被寫入所述第二配置文件中各底層模塊對應的工作表中。

6.根據權利要求1所述的方法，其特征在于，所述通過所述指定Python程序讀取所述第一配置文件，并調用所述Pyverilog的代碼生成器以使所述代碼生成器基于所述第一配置文件生成頂層設計文件，包括：

通過所述Python程序調用openpyxl庫相關函數讀取所述第一配置文件中的相關信息；

將所述相關信息輸入所述Pyverilog的代碼生成器中，以使所述代碼生成器基于所述相關信息生成頂層集成描述文件以及時鐘復位控制器描述文件。