[發明專利]SoC芯片頂層模塊集成設計方法及系統

有效

• 申請號: 202211330585.4
• 申請日: 2022-10-28
• 公開（公告）號: CN115392176B
• 公開（公告）日: 2023-01-10
• 發明（設計）人: 梅張雄;耿介
• 申請（專利權）人: 北京聯盛德微電子有限責任公司
• 主分類號: G06F30/39
• 分類號: G06F30/39;G06F8/30;G06F8/41;G06F115/02
• 代理公司: 北京中譽至誠知識產權代理事務所(普通合伙) 11858
• 代理人: 張平力

本公開涉及一種SoC芯片頂層模塊集成設計方法及系統，其中方法包括：獲取目標SoC芯片的設計文件，所述設計文件是基于硬件描述語言預先編寫的；通過指定Python程序調用Pyverilog的代碼解析器和數據流分析器，以對所述設計文件進行代碼解析和數據流分析處理得到各個底層模塊的設計信息；接收用戶針對所述設計信息中的第一部分信息的輸入信息，響應于用戶針對所述設計信息中的第二部分信息的確認操作，基于所述設計信息和所述輸入信息生成第一配置文件；通過所述指定Python程序讀取所述第一配置文件，并調用所述Pyverilog的代碼生成器以使所述代碼生成器基于所述第一配置文件生成頂層設計文件。

技術領域

本公開實施例涉及芯片設計技術領域，尤其涉及一種SoC芯片頂層模塊集成設計方法及系統。

背景技術

目前集成電路芯片設計制造技術已成為重要核心技術。通常的SoC芯片，也即片上系統，它是信息系統核心的集成芯片，是將系統關鍵部件集成在一塊芯片上形成，已被廣泛應用。

SoC芯片的設計和制造過程是兩塊相對獨立的業務流程。其中SoC的設計過程包含一套復雜的流程，整個SoC的設計大致分為數字電路設計，模擬電路設計，嵌入式軟件設計3條主線。其中的數字電路設計，模擬電路設計屬于硬件實現部分，都需要在進行實際生產前確定設計數據。而嵌入式軟件的相關設計定型可以在得到實際硬件電路后繼續進行。目前大部分的SoC設計都是以數字電路設計為主線，數字電路設計流程又主要分為前端RTL（Register Transfer Level）實現，后端綜合與布局布線設計等。在數字電路設計的前端RTL實現階段，一般采用硬件編程語言Verilog或者VHDL實現。RTL的實現大致有兩種形式。一種是對寄存器，狀態機以及組合電路的直接行為描述，這種一般用于數字電路模塊的具體功能設計。另一種是描述不同模塊電路的連接，相當于電路圖描述，這種一般用于頂層集成互聯。一般的SoC設計過程中，都是先用第一種方法將各數字電路子模塊設計好，然后用第二種方法將各底層子模塊逐級封裝成更高一級的模塊，最后得到整個SoC芯片的頂層集成描述文件。

但是，目前SoC芯片設計中的RTL實現階段，將各個底層子模塊互聯得到頂層集成描述文件的連接方式基本采用人工方式，即手動連接的方式， 這導致芯片代碼的生產效率低下且代碼質量差，延緩了芯片研發的進程。

發明內容

為了解決上述技術問題或者至少部分地解決上述技術問題，本公開實施例提供了一種SoC芯片頂層模塊集成設計方法及系統。

第一方面，本公開實施例提供了一種SoC芯片頂層模塊集成設計方法，包括：

獲取目標SoC芯片的設計文件，所述設計文件是基于硬件描述語言預先編寫的；

通過指定Python程序調用Pyverilog的代碼解析器和數據流分析器，以對所述設計文件進行代碼解析和數據流分析處理得到各個底層模塊的設計信息；

接收用戶針對所述設計信息中的第一部分信息的輸入信息，響應于用戶針對所述設計信息中的第二部分信息的確認操作，基于所述設計信息和所述輸入信息生成第一配置文件；

通過所述指定Python程序讀取所述第一配置文件，并調用所述Pyverilog的代碼生成器以使所述代碼生成器基于所述第一配置文件生成頂層設計文件。

在一個實施例中，所述基于所述設計信息和所述輸入信息生成第一配置文件，包括：

基于所述第一部分信息和所述輸入信息確定第三部分信息；

基于所述第三部分信息和所述第二部分信息生成第一配置文件。

在一個實施例中，所述第一部分信息包括各個底層模塊的參數名稱、時鐘信號標識、復位信號標識中的一個或多個；所述輸入信息包括各個底層模塊的參數名稱對應的參數值、各個底層模塊的時鐘信號標識對應的時鐘配置信息、各個底層模塊的復位信號標識對應的復位配置信息。