[發明專利]一種半導體器件的電性能測試方法

在審

• 申請號: 202211328012.8
• 申請日: 2022-10-27
• 公開（公告）號: CN115692227A
• 公開（公告）日: 2023-02-03
• 發明（設計）人: 楊勁松;潘冬;羅虎臣;羅文治
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/544
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 劉芬芬

本申請公開了一種半導體器件的電性能測試方法，該制備方法包括：在第一基體的第一表面形成第一線路層；在第一線路層背離第一基體的一側形成第一測試焊盤，第一測試焊盤與第一線路層中的部分線路電連接；通過第一測試焊盤獲得第一線路層的電性能；去除第一測試焊盤。通過上述方式，可以將第一測試焊盤作為臨時扎針焊盤，實現在半導體器件加工的前道工序或者中間工序中實時檢測各結構層的電性能。

技術領域

本申請涉及半導體領域，特別是涉及一種半導體器件的電性能測試方法。

背景技術

集成電路制造周期長，單片晶元價值高昂，因此對于晶圓的在線檢測尤為重要。目前晶元的電性能測試多集中在M1-WAT、M2-WAT、Final-WAT等固定的檢測站點且需要大塊的測試焊盤預留以便于扎入測試探針進行測試。通過扎針測試可以判斷晶圓產品是否符合工藝技術平臺的電性規格要求，測試數據可以作為晶圓產品交貨的質量憑證。

但是當前對于前道工序或者中間工序發生的異常，缺乏有效的及時性電性檢測手段，不利于產品的良率。

發明內容

本申請所主要解決的技術問題是提供一種半導體器件的電性能測試方法，可以將第一測試焊盤作為臨時扎針焊盤，實現在半導體器件加工的前道工序或者中間工序中實時檢測各結構層的電性能。

為解決上述技術問題，本申請采用的一個技術方案是：提供一種半導體器件的電性能測試方法，包括：在第一基體的第一表面形成第一線路層；在所述第一線路層背離所述第一基體的一側形成第一測試焊盤，所述第一測試焊盤與所述第一線路層中的部分線路電連接；通過所述第一測試焊盤獲得所述第一線路層的電性能；去除所述第一測試焊盤。

區別于現有技術的情況，本申請的有益效果是：本申請所提供的半導體器件的電性能測試方法包括：在第一基體的第一表面形成第一線路層；在第一線路層背離第一基體的一側形成第一測試焊盤，第一測試焊盤與第一線路層中的部分線路電連接；通過第一測試焊盤獲得第一線路層的電性能；去除第一測試焊盤。通過上述方式，可以將第一測試焊盤作為臨時扎針焊盤，實現在半導體器件加工的前道工序或者中間工序中實時檢測各線路層的電性能，解決了半導體器件只能在固定環節進行電性能量測的束縛的問題；在采用臨時扎針焊盤進行檢測之后對臨時扎針焊盤進行去除可以避免臨時扎針焊盤對后續形成的結構層中的金屬線路造成影響。

附圖說明

為了更清楚地說明本申請實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。其中：

圖1是本申請半導體器件的電性能測試方法第一實施例的流程示意圖；

圖2是圖1中步驟S101一實施方式的結構示意圖；

圖3是圖1中步驟S102一實施方式的結構示意圖；

圖4是圖3中的部分俯視圖；

圖5是圖1中步驟S102另一實施方式的結構示意圖；

圖6是圖1中步驟S104一實施方式的結構示意圖；

圖7是本申請半導體器件的電性能測試方法第二實施例的流程示意圖；

圖8是圖7中步驟S201一實施方式的結構示意圖；

圖9是形成圖8中的結構之后進入步驟S102一實施方式的結構示意圖；

圖10是形成圖9中的結構之后進入步驟S201一實施方式的結構示意圖；

圖11是形成圖10中的結構之后進入步驟S102一實施方式的結構示意圖；

圖12是圖1中步驟S104之后形成第二測試焊盤的結構示意圖；