[發明專利]功能驗證方法及裝置、電子設備和存儲介質

在審

• 申請號: 202211275770.8
• 申請日: 2022-10-18
• 公開（公告）號: CN115470738A
• 公開（公告）日: 2022-12-13
• 發明（設計）人: 趙北游
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33;G06F30/337
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 劉莉

本公開是關于一種功能驗證方法及裝置、電子設備以及計算機可讀存儲介質，涉及半導體生產與制造技術領域，可以應用于對待設計芯片的功能驗證場景。該方法包括：獲取待設計芯片對應的初始設計電路；基于初始設計電路確定待設計芯片中包含的所有測試計數值；從所有測試計數值中隨機選取指定數量個目標測試計數值；基于目標測試計數值對待設計芯片的初始設計電路進行功能驗證，得到功能驗證結果。本公開可以通過部分壓縮內部計數器得到的目標測試計數值，對待設計芯片進行功能驗證，從而大量減少讀寫掃描次數，減少功能仿真和驗證時間，提高工作效率。

技術領域

本公開涉及半導體生產與制造技術領域，具體而言，涉及一種功能驗證方法、功能驗證裝置、電子設備以及計算機可讀存儲介質。

背景技術

動態隨機存取存儲器(Dynamic Random Access Memory，DRAM)在設計過程中需要使用自動檢測的方法對芯片進行功能驗證。DRAM功能驗證包括存儲器內建自測試(MemoryBuild-In-Self Test，MBIST)功能的驗證；其中，“內建”的含義是指針對存儲器的測試向量不是由外部測試機臺生成，而是由內建的存儲器測試邏輯自動產生，并進行結果的對比。

MBIST功能需要對DRAM的所有行和列地址進行讀寫掃描來檢測壞點，由于DRAM尋址區間大，同時讀寫操作速度慢，必然導致整個芯片級別(whole chip level)的仿真時間較長，仿真文件特別大。

需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

本公開的目的在于提供一種功能驗證方法、功能驗證裝置、電子設備以及計算機可讀存儲介質，進而至少在一定程度上克服由于DRAM尋址區間大且讀寫速度較慢，對DRAM的所有行和列地址進行讀寫掃描，導致仿真速度非常慢，且仿真文件所占內存空間較大的問題。

本公開的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本發明的實踐而習得。

根據本公開的第一方面，提供一種功能驗證方法，包括：獲取待設計芯片對應的初始設計電路；基于所述初始設計電路確定所述待設計芯片中包含的所有測試計數值；從所述所有測試計數值中隨機選取指定數量個目標測試計數值；基于所述目標測試計數值對所述待設計芯片的初始設計電路進行功能驗證，得到功能驗證結果。

在本公開的一種示例性實施方案中，所述獲取待設計芯片對應的初始設計電路，包括：獲取所述待設計芯片對應的功能規范文件，根據所述功能規范文件生成初始設計電路。

在本公開的一種示例性實施方案中，所述基于所述目標測試計數值對所述待設計芯片的初始設計電路進行功能驗證，得到功能驗證結果，包括：基于所述初始設計電路生成電路仿真網表；根據所述電路仿真網表和所述目標測試計數值，對所述初始設計電路進行功能驗證，得到電路驗證結果；將所述電路驗證結果為通過的初始設計電路作為目標設計電路。

在本公開的一種示例性實施方案中，所述根據所述電路仿真網表和所述目標測試計數值，對所述初始設計電路進行功能驗證，得到電路驗證結果，包括：根據所述目標測試計數值生成仿真檢測數據，所述仿真檢測數據包括仿真檢測輸入波形，每個所述目標測試計數值與所述初始設計電路中的一個隨機驗證地址對應；根據所述仿真檢測輸入波形和所述電路仿真網表，對所述初始設計電路中的所述隨機驗證地址進行功能仿真驗證，得到仿真驗證波形；根據所述仿真驗證波形確定所述初始設計電路的電路驗證結果。

在本公開的一種示例性實施方案中，所述基于所述初始設計電路確定所述待設計芯片中包含的所有測試計數值，包括：基于所述初始設計電路確定所述待設計芯片對應的全部尋址地址類型；每個所述尋址地址類型分別對應至少一個二進制計數器電路；確定每個所述尋址地址類型對應的尋址區間，所述尋址區間與所述二進制計數器電路的計數范圍相關聯；根據每個所述尋址地址類型對應的尋址區間，確定所述待設計芯片中每個所述尋址地址類型包含的所有測試計數值。