[發明專利]一種基于RISC-V的安全芯片架構及其工作方法

有效

• 申請號: 202211247867.8
• 申請日: 2022-10-12
• 公開（公告）號: CN116186793B
• 公開（公告）日: 2023-07-14
• 發明（設計）人: 彭慶;桑濤;楊國強;常鳳偉;陳彥琴;李龍;魏萌萌;郭媛媛
• 申請（專利權）人: 三未信安科技股份有限公司;山東多次方半導體有限公司
• 主分類號: G06F21/72
• 分類號: G06F21/72;G06F21/60;G06F13/32;H04L9/08
• 代理公司: 北京首捷專利代理有限公司 11873
• 代理人: 梁婧宇

本發明公開了一種基于RISC?V的安全芯片架構及其工作方法，芯片架構包括：采用RISC?V架構的CPU、AHB總線、APB總線、橋接模塊、國密算法引擎、PCIe通信接口、隨機數發生器和多個低速外設接口；CPU通過AHB總線與國密算法引擎之間進行信息交互；隨機數發生器和多個低速外設接口掛載在APB總線上；橋接模塊轉接AHB總線和APB總線間的交互信息；國密算法引擎通過PCIe通信接口接收外部主機發送的數據進行國密算法運算，或接收隨機數發生器輸出的隨機數，利用接收的隨機數對外部主機發送的數據進行國密算法運算，再通過PCIe通信接口將運算后的數據回傳至外部主機。本發明降低了硬件設計的復雜度，相較于多芯片方案降低了功耗，節省了成本。

技術領域

本發明涉及集成電路設計技術領域，更具體的說是涉及一種基于RISC-V的安全芯片架構及其工作方法。

背景技術

隨著大數據、云計算技術的普及以及《密碼法》的頒布實施，建設行業網絡安全環境，增強我國行業信息系統的“安全可控”能力顯得尤為必要和迫切。

為了配合目前高速的數據通信速率，數據流的密碼算法實現以及與主機快速的數據交換成為大家關注的焦點，目前多采用多芯片的方式實現高速數據流通信，常用的是FPGA芯片+CPU芯片/DSP芯片，或者FPGA芯片+專用算法芯片+CPU芯片/DSP芯片的方式實現。多芯片方式會增大硬件設計的復雜性，功耗較高，芯片之間的互聯復雜的較高，性能不會太高。

即使采用單芯片方式的話，多采用PCIe接口掛在與CPU的交互總線AXI或者AHB總線上，數據交互復雜，CPU調度管理數據較復雜。

因此，如何提供一種高性能、低功耗、能夠將高速接口與密碼算法進行高效結合的基于RISC-V的安全芯片架構及其工作方法是本領域技術人員亟需解決的問題。

發明內容

有鑒于此，本發明提供了一種基于RISC-V的安全芯片架構及其工作方法，實現了單芯片高速數據流的國密算法，降低了硬件設計的復雜度，相較于多芯片方案降低了功耗，同時也節省了成本。

為了實現上述目的，本發明采用如下技術方案：

一種基于RISC-V的安全芯片架構，包括：采用RISC-V架構的CPU、AHB總線、APB總線、橋接模塊、國密算法引擎、PCIe通信接口、隨機數發生器和多個低速外設接口；

所述CPU通過所述AHB總線與所述國密算法引擎之間進行信息交互，并修改所述國密算法引擎的控制寄存器內容；

所述隨機數發生器和多個所述低速外設接口掛載在所述APB總線上；

所述橋接模塊用于轉接所述AHB總線和所述APB總線間的交互信息；

所述國密算法引擎用于通過所述PCIe通信接口接收外部主機發送的數據，并對外部主機發送的數據進行國密算法運算，或接收所述隨機數發生器輸出的隨機數，利用接收的隨機數對外部主機發送的數據進行國密算法運算，再通過所述PCIe通信接口將運算后的數據回傳至外部主機。

進一步的，所述CPU依次通過所述AHB總線、所述橋接模塊和所述APB總線訪問任意所述低速外設接口，并修改任意所述低速外設接口的控制寄存器內容。

進一步的，所述CPU還通過所述AHB總線、所述橋接模塊和所述APB總線修改所述隨機數發生器的運行方式。

進一步的，所述CPU通過修改所述隨機數發生器的控制寄存器方式實現對所述隨機數發生器運行方式的修改。

進一步的，所述低速外設接口至少包括：SPI接口、UART接口、GPIO接口、I2C接口和Timer接口。

本發明還提供一種基于RISC-V的安全芯片架構的工作方法，包括：

外部主機通過所述PCIe通信接口發起DMA讀請求；