[發(fā)明專利]一種基于RISC-V的安全芯片架構(gòu)及其工作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202211247867.8
• 申請(qǐng)日: 2022-10-12
• 公開（公告）號(hào): CN116186793B
• 公開（公告）日: 2023-07-14
• 發(fā)明（設(shè)計(jì)）人: 彭慶;桑濤;楊國(guó)強(qiáng);常鳳偉;陳彥琴;李龍;魏萌萌;郭媛媛
• 申請(qǐng)（專利權(quán)）人: 三未信安科技股份有限公司;山東多次方半導(dǎo)體有限公司
• 主分類號(hào): G06F21/72
• 分類號(hào): G06F21/72;G06F21/60;G06F13/32;H04L9/08
• 代理公司: 北京首捷專利代理有限公司 11873
• 代理人: 梁婧宇

1.一種基于RISC-V的安全芯片架構(gòu)，其特征在于，包括：采用RISC-V架構(gòu)的CPU、AHB總線、APB總線、橋接模塊、國(guó)密算法引擎、PCIe通信接口、隨機(jī)數(shù)發(fā)生器和多個(gè)低速外設(shè)接口；

所述CPU通過所述AHB總線與所述國(guó)密算法引擎之間進(jìn)行信息交互，并修改所述國(guó)密算法引擎的控制寄存器內(nèi)容；

所述隨機(jī)數(shù)發(fā)生器和多個(gè)所述低速外設(shè)接口掛載在所述APB總線上；

所述橋接模塊用于轉(zhuǎn)接所述AHB總線和所述APB總線間的交互信息；

所述國(guó)密算法引擎用于通過所述PCIe通信接口接收外部主機(jī)發(fā)送的數(shù)據(jù)，并對(duì)外部主機(jī)發(fā)送的數(shù)據(jù)進(jìn)行國(guó)密算法運(yùn)算，或接收所述隨機(jī)數(shù)發(fā)生器輸出的隨機(jī)數(shù)，利用接收的隨機(jī)數(shù)對(duì)外部主機(jī)發(fā)送的數(shù)據(jù)進(jìn)行國(guó)密算法運(yùn)算，再通過所述PCIe通信接口將運(yùn)算后的數(shù)據(jù)回傳至外部主機(jī)；

基于RISC-V的安全芯片架構(gòu)的工作方法包括：

外部主機(jī)通過所述PCIe通信接口發(fā)起DMA讀請(qǐng)求；

所述PCIe通信接口讀取外部主機(jī)相應(yīng)內(nèi)存，將外部主機(jī)相應(yīng)內(nèi)存中數(shù)據(jù)包寫入所述國(guó)密算法引擎的存儲(chǔ)器中；

所述CPU通過查詢所述國(guó)密算法引擎中的讀完成寄存器，獲知數(shù)據(jù)包寫入已經(jīng)完成；

所述CPU通過所述AHB總線讀取所述國(guó)密算法引擎存儲(chǔ)器中已寫入的數(shù)據(jù)包的包頭，獲知任務(wù)編號(hào)；

所述CPU根據(jù)任務(wù)編號(hào)，通過所述AHB總線修改所述國(guó)密算法引擎的相關(guān)寄存器，啟動(dòng)所述國(guó)密算法引擎中相應(yīng)部分的功能；

所述國(guó)密算法引擎開始運(yùn)算，所述隨機(jī)數(shù)發(fā)生器為所述國(guó)密算法引擎提供隨機(jī)數(shù)；

所述國(guó)密算法引擎運(yùn)算完畢后，通過信號(hào)通知所述CPU運(yùn)算已完成，運(yùn)算的結(jié)果存儲(chǔ)在所述國(guó)密算法引擎的存儲(chǔ)器中；

所述CPU得知運(yùn)算完成后，通過所述AHB總線修改所述國(guó)密算法引擎的控制寄存器，控制所述PCIe通信接口將運(yùn)算完成的數(shù)據(jù)回傳至外部主機(jī)的緩沖區(qū)；

當(dāng)所述PCIe通信接口回傳數(shù)據(jù)完成后，通過中斷告知外部主機(jī)已經(jīng)發(fā)送完成；

外部主機(jī)的相應(yīng)軟件通過讀取緩沖區(qū)，獲取本次任務(wù)的結(jié)果。

2.根據(jù)權(quán)利要求1所述的一種基于RISC-V的安全芯片架構(gòu)，其特征在于，所述CPU依次通過所述AHB總線、所述橋接模塊和所述APB總線訪問任意所述低速外設(shè)接口，并修改任意所述低速外設(shè)接口的控制寄存器內(nèi)容。

3.根據(jù)權(quán)利要求1所述的一種基于RISC-V的安全芯片架構(gòu)，其特征在于，所述CPU還通過所述AHB總線、所述橋接模塊和所述APB總線修改所述隨機(jī)數(shù)發(fā)生器的運(yùn)行方式。

4.根據(jù)權(quán)利要求3所述的一種基于RISC-V的安全芯片架構(gòu)，其特征在于，所述CPU通過修改所述隨機(jī)數(shù)發(fā)生器的控制寄存器方式實(shí)現(xiàn)對(duì)所述隨機(jī)數(shù)發(fā)生器運(yùn)行方式的修改。

5.根據(jù)權(quán)利要求1所述的一種基于RISC-V的安全芯片架構(gòu)，其特征在于，所述低速外設(shè)接口至少包括：SPI接口、UART接口、GPIO接口、I2C接口和Timer接口。