[發明專利]一種基于延遲鎖相環路的電容檢測方法及電容檢測電路

在審

• 申請號: 202211187935.6
• 申請日: 2022-09-28
• 公開（公告）號: CN115575719A
• 公開（公告）日: 2023-01-06
• 發明（設計）人: 白頌榮;范碩;張海越
• 申請（專利權）人: 深圳曦華科技有限公司
• 主分類號: G01R27/26
• 分類號: G01R27/26;H03L7/081
• 代理公司: 深圳驛航知識產權代理事務所(普通合伙) 44605
• 代理人: 楊倫

本發明實施例提供一種基于延遲鎖相環路的電容檢測方法及電容檢測電路，將參考時鐘信號通過第一電容進行延遲處理，得到第一延遲信號；將第二延遲信號與所述主通路在上一時間步的輸出信號通過第二電容進行延遲處理，得到第三延遲信號，其中，第二延遲信號為校準環節中，當環路鎖定時相對于所述參考時鐘信號的延遲信號；將第一延遲信號與第三延遲信號輸入主通路，得到主通路在當前時間步的輸出信號；在主通路在當前時間步的輸出信號穩定時，根據當前時間步的輸出信號計算第一電容的值。本發明在使得延遲鎖相環路的能在提高電容檢測范圍的同時，避免使用參考時鐘信號造成信號通路與消除通路的延遲無法相等，使得延遲鎖相環鎖定失敗的情況。

技術領域

本發明涉及電子設備領域，尤其涉及一種基于延遲鎖相環路的電容檢測方法及電容檢測電路。

背景技術

延遲鎖相環的作用是消除時鐘延遲，實現零傳輸延遲，使輸入的時鐘信號與整個芯片內部全局時鐘網絡之間偏差最小，延遲鎖相環主要由鑒相器、電荷泵和采樣器組成，通過采樣器的輸出和鑒相器形成消除通路，通過反饋信號來使全局時鐘網絡的時鐘信號與輸入的時鐘信號同步。在現有電容檢測電路中，是通過信號通路中的延遲電容對輸入的時鐘信號進行延遲，通過消除通路中的電容確定延遲信號，因此，需要對信號通路的延遲電容和反饋環中的電容大小進行檢測和調整，使輸入的時鐘信號在延遲后與輸出的時鐘信號的相同同步，在輸出的時鐘信號穩定時，計算出信號通路中的延遲電容的值。但由于現有延遲鎖相環是通過輸入的時鐘信號來進行信號反饋的，需要滿足消除通路的等效電阻大于信號通路的等效電阻，使得信號通路的等效電阻不能設置得很小或很大，這樣會導致信號通路與消除通路的延遲無法相等的情況，從而造成延遲鎖相環鎖定失敗的問題，導致電容檢測的無法檢測。

發明內容

本發明實施例提供一種基于延遲鎖相環路的電容檢測方法，通過將在校準環節中，當環路鎖定時相對參考時鐘信號的延遲信號作為第二延遲信號，并在第二延遲信號與上一時間步的輸出信號的基礎上，通過第二電容進行延遲處理，得到第三延遲信號，并第三延遲信號與第一延遲信號共同輸入主通路，得到當前時間步輸出信號，根據當前時間步的輸出信號，與現有技術相比，使用第二延遲信號替代參考時鐘信號與上一時間步的輸出信號進行延遲處理，從而避免使用參考時鐘信號造成的時鐘同步不準確，使得延遲鎖相環路的時鐘同步準確率提高，進而提高電容檢測的準確率。

第一方面，本發明實施例提供一種基于延遲鎖相環路的電容檢測方法，應用于電容檢測電路，所述電容檢測電路包括：主通路、信號通路以及消除通路，所述信號通路的輸出端與所述主通路的輸入端電連接，所述消除通路的輸出端與所述主通路的輸入端電連接，所述消除通路的輸出端與所述主通路的輸出端電連接以使所述主通路與所述消除通路構成延遲鎖相環路，其中，所述信號通路包括第一電容，所述消除通路包括第二電容，所述方法包括以下步驟：

將參考時鐘信號通過所述第一電容進行延遲處理，得到第一延遲信號；

將第二延遲信號與所述主通路在上一時間步的輸出信號通過所述第二電容進行延遲處理，得到第三延遲信號，其中，所述第二延遲信號為校準環節中，當環路鎖定時相對于所述參考時鐘信號的延遲信號；

將所述第一延遲信號與第三延遲信號輸入所述主通路，得到所述主通路在當前時間步的輸出信號；

在所述主通路在當前時間步的輸出信號穩定時，根據所述當前時間步的輸出信號計算所述第一電容的值。

可選的，在所述將第二延遲信號與所述主通路在上一時間步的輸出信號通過所述第二電容進行延遲處理，得到第三延遲信號的步驟之前，所述方法還包括：

對所述延遲鎖相環路進行校準；

在所述校準環節中，當環路鎖定時，獲取所述參考時鐘信號的延遲信號作為所述第二延遲信號。

可選的，所述在所述校準環節中，當環路鎖定時，獲取所述參考時鐘信號的延遲信號作為所述第二延遲信號的步驟包括：

設置環路鎖定的目標工作點；

當環路鎖定在所述目標工作點時，獲取所述參考時鐘信號的延遲信號作為所述第二延遲信號。