[發(fā)明專利]存儲(chǔ)器電路架構(gòu)、芯片、電子設(shè)備

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• 申請(qǐng)?zhí)枺?/td>: 202211085339.7
• 申請(qǐng)日: 2022-09-06
• 公開（公告）號(hào): CN115376586A
• 公開（公告）日: 2022-11-22
• 發(fā)明（設(shè)計(jì)）人: 佘一奇;鄭堅(jiān)斌;吳守道
• 申請(qǐng)（專利權(quán)）人: 蘇州兆芯半導(dǎo)體科技有限公司
• 主分類號(hào): G11C16/04
• 分類號(hào): G11C16/04;G11C16/24
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 張英英

本發(fā)明公開了一種存儲(chǔ)器電路架構(gòu)、芯片、電子設(shè)備，該存儲(chǔ)器電路架構(gòu)包括：控制電路模塊、字線驅(qū)動(dòng)電路模塊、存儲(chǔ)單元模塊、運(yùn)算電路模塊；所述存儲(chǔ)單元模塊包括多個(gè)存儲(chǔ)單元，所述多個(gè)存儲(chǔ)單元包括數(shù)據(jù)存儲(chǔ)單元和權(quán)重存儲(chǔ)單元；所述運(yùn)算電路模塊，用于讀取所述數(shù)據(jù)存儲(chǔ)單元及權(quán)重存儲(chǔ)單元中的數(shù)據(jù)，并對(duì)讀出的數(shù)據(jù)進(jìn)行邏輯運(yùn)算；所述字線驅(qū)動(dòng)電路模塊，用于為所述存儲(chǔ)單元的字線提供驅(qū)動(dòng)信號(hào)；所述控制電路模塊，用于為所述存儲(chǔ)器電路架構(gòu)中其它模塊提供時(shí)序控制信號(hào)及地址信號(hào)。利用本發(fā)明，可實(shí)現(xiàn)運(yùn)算能力和正常讀寫能力的兼容，而且不會(huì)對(duì)SRAM存儲(chǔ)單元的正常讀寫能力產(chǎn)生影響。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字電路技術(shù)領(lǐng)域，具體地涉及一種存儲(chǔ)器電路架構(gòu)、芯片、電子設(shè)備。

背景技術(shù)

目前，隨著人工智能和大數(shù)據(jù)的發(fā)展，對(duì)于計(jì)算能力的需求日益旺盛。為了滿足行業(yè)在實(shí)時(shí)業(yè)務(wù)、應(yīng)用智能、安全與隱私保護(hù)等方面的基本需求，誕生了就近提供最近端服務(wù)的邊緣計(jì)算，而數(shù)量規(guī)模龐大的邊緣設(shè)備又對(duì)低功耗技術(shù)提出了更嚴(yán)格的需求。

在傳統(tǒng)的馮諾依曼架構(gòu)中，存儲(chǔ)器、處理器和運(yùn)算器分別是完全獨(dú)立的單元，處理器根據(jù)指令從存儲(chǔ)器中讀取數(shù)據(jù)，送至運(yùn)算器中進(jìn)行運(yùn)算，最終讀出數(shù)據(jù)并存回到存儲(chǔ)器。因此，一方面處理器的工作頻率受到所需傳輸數(shù)據(jù)的限制，另一方面數(shù)據(jù)傳輸產(chǎn)生的能耗在數(shù)據(jù)處理的整體功耗中占據(jù)的比例越來越大。傳統(tǒng)馮諾依曼架構(gòu)在內(nèi)存容量指數(shù)級(jí)提升以后，運(yùn)算器和存儲(chǔ)器之間的數(shù)據(jù)傳輸帶寬成為了瓶頸。在計(jì)算中馮諾依曼瓶頸成為了日趨亟待解決的問題。因此，業(yè)界提出了存算一體化(compute in memory)的結(jié)構(gòu)，旨在解決馮諾依曼瓶頸。

存算一體化通過在存儲(chǔ)器中集成計(jì)算模塊或者邏輯單元，實(shí)現(xiàn)簡(jiǎn)單的數(shù)據(jù)運(yùn)算，從而消除了數(shù)據(jù)從存儲(chǔ)器到運(yùn)算器再回到存儲(chǔ)器的數(shù)據(jù)傳輸，可以有效提升CPU的運(yùn)算速度。

現(xiàn)有技術(shù)中提出了一種6T SRAM架構(gòu)，旨在實(shí)現(xiàn)SRAM(Static Random-AccessMemory，靜態(tài)隨機(jī)存取存儲(chǔ)器)的邏輯運(yùn)算。區(qū)別于傳統(tǒng)的6T標(biāo)準(zhǔn)單元，該6T SRAM架構(gòu)將6T標(biāo)準(zhǔn)單元中兩個(gè)傳輸門的柵極相連的一根字線分成兩根字線，通過同時(shí)開啟不同的字線，讀出多個(gè)存儲(chǔ)單元的數(shù)據(jù)來實(shí)現(xiàn)邏輯運(yùn)算。該方案中基于列方向進(jìn)行寫操作，寫操作分為兩個(gè)周期：第一個(gè)周期將選中的字線的存儲(chǔ)單元寫“1”，第二個(gè)周期將選中的字線的存儲(chǔ)單元寫“0”。此外，字線的電壓處于1/2VDD(VDD為電源電壓)，字線要滿足低于單元干擾電壓同時(shí)要高于單元保持電壓的要求，對(duì)于寫操作的電壓要求較高，同時(shí)寫周期相較于傳統(tǒng)的SRAM寫周期也較長(zhǎng)。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種存儲(chǔ)器電路架構(gòu)、芯片、電子設(shè)備，實(shí)現(xiàn)存儲(chǔ)單元的邏輯運(yùn)算能力的同時(shí)，避免對(duì)SRAM存儲(chǔ)單元的正常讀寫能力產(chǎn)生影響，實(shí)現(xiàn)運(yùn)算能力和正常讀寫能力的兼容。

為此，本發(fā)明實(shí)施例提供如下技術(shù)方案：

一方面，本發(fā)明實(shí)施例提供一種存儲(chǔ)器電路架構(gòu)，所述電路架構(gòu)包括：控制電路模塊、字線驅(qū)動(dòng)電路模塊、存儲(chǔ)單元模塊、運(yùn)算電路模塊；

所述存儲(chǔ)單元模塊包括多個(gè)存儲(chǔ)單元，所述多個(gè)存儲(chǔ)單元包括數(shù)據(jù)存儲(chǔ)單元和權(quán)重存儲(chǔ)單元；

所述運(yùn)算電路模塊，用于讀取所述數(shù)據(jù)存儲(chǔ)單元及權(quán)重存儲(chǔ)單元中的數(shù)據(jù)，并對(duì)讀出的數(shù)據(jù)進(jìn)行邏輯運(yùn)算；

所述字線驅(qū)動(dòng)電路模塊，用于為所述存儲(chǔ)單元的字線提供驅(qū)動(dòng)信號(hào)；

所述控制電路模塊，用于為所述存儲(chǔ)器電路架構(gòu)中其它模塊提供時(shí)序控制信號(hào)及地址信號(hào)。

可選地，所述存儲(chǔ)單元包括：標(biāo)準(zhǔn)6T SRAM單元、第一讀端口單元、第二讀端口單元；

所述標(biāo)準(zhǔn)6T SRAM單元具有第一存儲(chǔ)節(jié)點(diǎn)和第二存儲(chǔ)節(jié)點(diǎn)；

所述第一讀端口單元，用于讀取所述第一存儲(chǔ)節(jié)點(diǎn)；

所述第二讀端口單元，用于讀取所述第二存儲(chǔ)節(jié)點(diǎn)。