[發明專利]存儲器電路架構、芯片、電子設備

在審

• 申請號: 202211085339.7
• 申請日: 2022-09-06
• 公開（公告）號: CN115376586A
• 公開（公告）日: 2022-11-22
• 發明（設計）人: 佘一奇;鄭堅斌;吳守道
• 申請（專利權）人: 蘇州兆芯半導體科技有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C16/24
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張英英

1.一種存儲器電路架構，其特征在于，所述電路架構包括：控制電路模塊、字線驅動電路模塊、存儲單元模塊、運算電路模塊；

所述存儲單元模塊包括多個存儲單元，所述多個存儲單元包括數據存儲單元和權重存儲單元；

所述運算電路模塊，用于讀取所述數據存儲單元及權重存儲單元中的數據，并對讀出的數據進行邏輯運算；

所述字線驅動電路模塊，用于為所述存儲單元的字線提供驅動信號；

所述控制電路模塊，用于為所述存儲器電路架構中其它模塊提供時序控制信號及地址信號。

2.根據權利要求1所述的存儲器電路架構，其特征在于，所述存儲單元包括：標準6TSRAM單元、第一讀端口單元、第二讀端口單元；

所述標準6T SRAM單元具有第一存儲節點和第二存儲節點；

所述第一讀端口單元，用于讀取所述第一存儲節點；

所述第二讀端口單元，用于讀取所述第二存儲節點。

3.根據權利要求2所述的存儲器電路架構，其特征在于，

所述第一讀端口單元包括：第一NMOS管和第二NMOS管，第一NMOS管的源極接低電平，第一NMOS管的柵極與所述第二存儲節點連接，第一NMOS管的漏極與第二NMOS管的源極連接，并且連接點作為第一讀取節點，第二NMOS管的柵極輸入第二讀信號(RWLR)、第二NMOS管的漏極與第二讀位線(RBLR)相連；

所述第二讀端口單元包括：第三NMOS管和第四NMOS管，第三NMOS管的源極接低電平，第三NMOS管的柵極與所述第一存儲節點連接，第三NMOS管的漏極與第四NMOS管的源極連接，并且連接點作為第二讀取節點，第四NMOS管的柵極輸入第一讀信號(RWLL)、第四NMOS管的漏極與第一讀位線(RBLL)相連。

4.根據權利要求3所述的存儲器電路架構，其特征在于，所述運算電路模塊，具體用于實現“與”邏輯運算、和/或“或非”邏輯運算。

5.根據權利要求4所述的存儲器電路架構，其特征在于，所述運算電路模塊包括：兩輸入與非門和一級反向器，所述兩輸入與非門的一端與所述第一讀位線(RBLL)相連，另一端與所述第二讀位線(RBLR)相連。

6.根據權利要求1至5任一項所述的存儲器電路架構，其特征在于，所述字線驅動電路模塊包括偶數組字線驅動電路；每組字線驅動電路包括一個寫字線驅動電路和兩個讀字線驅動電路；所述兩個讀字線驅動電路分別對應兩組相同位寬的讀地址，所述寫字線驅動電路對應兩組讀地址共同組成的一組寫地址。

7.根據權利要求1至5任一項所述的存儲器電路架構，其特征在于，所述控制電路模塊包括：時序電路和地址信號處理電路；

所述時序電路，用于輸入外部時鐘信號，向所述字線驅動電路模塊輸出字線時鐘信號，向所述運算電路模塊輸出運算時鐘信號；

所述地址信號處理電路，用于生成同時選中一個權重存儲單元的第一讀權重信號和第二讀權重信號，以及同時選中一個數據存儲單元的第一讀數據信號和第二讀數據信號。

8.根據權利要求7所述的存儲器電路架構，其特征在于，在運算模式下，同時開啟所述第一讀權重信號和所述第一讀數據信號、或者同時開啟所述第二讀權重信號和所述第二讀數據信號。

9.一種芯片，其特征在于，包括如權利要求1至8任一項所述的存儲器電路架構。

10.一種電子設備，其特征在于，包括如權利要求1至8任一項所述的存儲器電路架構。