[發明專利]一種測試結構

有效

• 申請號: 202211081388.3
• 申請日: 2022-09-06
• 公開（公告）號: CN115172336B
• 公開（公告）日: 2022-11-18
• 發明（設計）人: 黃彪子;目晶晶;田文星
• 申請（專利權）人: 合肥晶合集成電路股份有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 周耀君

本發明提供一種測試結構，包括第N?1金屬層、第N金屬層、第N+1金屬層、第一焊盤至第四焊盤，兩兩金屬層間設有電介質層，第N金屬層包括多個平行間隔設置的第一金屬線，第一焊盤和第二焊盤分別連接在第一金屬線兩端，第N?1金屬層和第N金屬層通過金屬通孔連接，第三焊盤連接第N?1金屬層，第四焊盤連接第N+1金屬層，其中，N≥2，且為正整數；在第一焊盤和第二焊盤上施加電流以在第一金屬線上進行EM測試；在第二焊盤和第四焊盤上施加電壓，或者在所述第二焊盤和第三焊盤上施加電壓以進行TDDB測試，使其既可以進行TDDB測試又可以進行EM測試，從而使得EM測試造成的TDDB效應得以考慮，進而能夠全面的評估EM測試后電介質層的TDDB效應。

技術領域

本發明涉及半導體領域，特別涉及一種測試結構。

背景技術

隨著集成電路技術的持續發展，芯片上將集成更多器件，芯片也將采用更快的速度。在這些要求的推進下，器件的幾何尺寸將不斷縮小，在芯片的制造工藝中不斷采用新材料、新技術和新的制造工藝。這些改進對于單個器件的壽命影響非常大，可能造成局部區域的脆弱性增加、功率密度的提高、器件的復雜性增加以及引入新的失效機制，同時較小的容錯空間意味著壽命問題必須在設計的一開始就必須考慮，并且在器件的開發和制造過程中一直進行監控和測試，一直到最終產品的完成。

目前，制程可靠性對于后段評估項目有應力遷移（SM）測試、電遷移（EM）測試、時間相關的介質擊穿（TDDB）測試，尤其以EM測試和TDDB測試為評估重點。其中，電遷移為電子對金屬層原子的推移，造成金屬層的開路或短路；TDDB測試為同層金屬或不同層金屬之間的電壓差造成電介質層擊穿，使電介質層失去絕緣作用。當前，對于制程可靠性的評估測試結構只針對單項目進行設計，而芯片在實際使用中必然是多種效應同時產生，這就使得對于芯片壽命的評估過于樂觀，例如EM測試會使得金屬層產生孔洞（void）和擠出（extrusion）,孔洞是電子推動原子運動在陰極產生孔洞，擠出為原子不斷向陽極移動，陽極金屬擠入電介質層，擠出的產生必然會導致電介質層的TDDB測試的效應惡化，而目前TDDB測試和EM測試的測試結構并沒有考慮到此種情況。

發明內容

本發明的目的在于，提供一種測試結構，既可以進行TDDB測試又可以進行EM測試，從而使得TDDB測試考慮了EM測試產生的效應。

為了解決上述問題，本發明提供一種測試結構，包括第N-1金屬層、第N金屬層、第N+1金屬層、第一焊盤至第四焊盤，所述第N-1金屬層、第N金屬層和第N+1金屬層由下至上依次間隔堆疊設置，且兩兩之間設置有電介質層，所述第N金屬層包括多個平行且間隔設置的第一金屬線，所述第一焊盤和第二焊盤分別連接在所有所述第一金屬線的兩端，所述第N-1金屬層和第N金屬層通過金屬通孔連接，第三焊盤連接所述第N-1金屬層，所述第四焊盤連接所述第N+1金屬層，其中，N≥2，且為正整數；

在所述第一焊盤和第二焊盤上施加電流以在所述第一金屬線上進行EM測試；在所述第二焊盤和第四焊盤上施加電壓，或者在所述第二焊盤和第三焊盤上施加電壓以進行TDDB測試。

可選的，所有所述第一金屬線的形狀相同，尺寸相同。

可選的，所述第N金屬層還包括第一并聯端部和第二并聯端部，所述第一并聯端部的一端和所述第二并聯端部的一端分別連接所有所述第一金屬線的兩端，所述第一并聯端部的另一端連接所述第一焊盤，所述第二并聯端部的另一端連接所述第二焊盤。

進一步的，所述第N金屬層還包括多個平行、兩端對齊且間隔設置的第二金屬線，所述第一金屬線和第二金屬線之間平行設置，且每個所述第一金屬線的兩側均設置有一個所述第二金屬線，所有所述第一金屬線與相鄰的所述第二金屬線之間等間距設置。

進一步的，所述第一并聯端部和第二并聯端部是兩個相同的結構，所述第一并聯端部和第二并聯端部對稱連接在所有所述第一金屬線的兩側。