[發明專利]數據總線翻轉電路和存儲器

在審

• 申請號: 202211067450.3
• 申請日: 2022-09-01
• 公開（公告）號: CN115482845A
• 公開（公告）日: 2022-12-16
• 發明（設計）人: 吳瑾
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C11/4093;G11C11/4096
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 張李靜;張穎玲

1.一種數據總線翻轉電路，其特征在于，包括：

預處理電路，用于接收當前數據與前一筆數據的比較結果，并對所述比較結果進行預處理，輸出預處理信號，所述比較結果中包含多個子結果，每一位所述子結果用于表征對應位的所述當前數據和所述前一筆數據的比較結果；

第一比較電路，用于接收所述預處理信號，并基于所述預處理信號輸出第一比較信號；所述第一比較信號用于判斷所述比較結果中預設值的數量是否大于等于第一值，所述預設值表征所述當前數據與所述前一筆數據的對應位數據不同；

第二比較電路，用于接收所述預處理信號，并基于所述預處理信號輸出所述第二比較信號；所述第二比較信號用于判斷所述預設值的數量是否大于等于第二值；

信號處理電路，用于接收所述第一比較信號、所述第二比較信號和所述前一筆數據對應的數據翻轉信號，并輸出所述當前數據的數據翻轉信號。

2.根據權利要求1所述的電路，其特征在于，所述數據總線翻轉電路還包括：輸出電路；

所述輸出電路用于接收所述當前數據的數據翻轉信號，并基于所述當前數據的數據翻轉信號確定當前數據線傳輸的數據。

3.根據權利要求2所述的電路，其特征在于，所述第一值大于所述第二值，所述第二值等于所述數據線同一時刻傳輸的數據量的一半；所述第一比較信號在所述預設值的數量大于等于所述第一值時指示第二狀態；所述第一比較信號在所述預設值的數量小于所述第一值時指示第一狀態；

所述第二比較信號在所述預設值的數量大于等于所述第二值時指示所述第一狀態；所述第二比較信號在所述預設值的數量小于所述第二值時指示所述第二狀態；

所述信號處理電路用于在所述第二比較信號和所述第一比較信號均指示所述第一狀態時，輸出所述前一筆數據的數據翻轉信號作為所述當前數據的數據翻轉信號；

所述信號處理電路用于在所述第二比較信號輸出所述第一狀態、且在所述第一比較信號輸出所述第二狀態時，輸出第一數據翻轉信號作為所述當前數據的數據翻轉信號，其中，所述第一數據翻轉信號指示所述當前數據需要翻轉；

所述信號處理電路用于在所述第二比較信號輸出所述第二狀態、且在所述第一比較信號輸出所述第一狀態時，輸出第二數據翻轉信號作為所述當前數據的數據翻轉信號，其中，所述第二數據翻轉信號指示所述當前數據不需要翻轉。

4.根據權利要求3所述的電路，其特征在于，所述比較結果包括2n個所述子結果，其中，前n個所述子結果形成第一組數據信號，后n個所述子結果形成第二組數據信號；所述預處理電路包括：第一預處理電路和第二預處理電路；

所述第一預處理電路包括第一模塊和第二模塊；所述第一模塊用于接收所述第一組數據信號，并基于所述第一組數據信號輸出第一輸出信號；

所述第二模塊用于接收所述第一輸出信號，并基于所述第一輸出信號輸出第二輸出信號；

所述第二預處理電路包括第三模塊和第四模塊；所述第三模塊用于接收所述第二組數據信號，并基于所述第二組數據信號輸出第三輸出信號；

所述第四模塊用于接收所述第三輸出信號，并基于所述第三輸出信號輸出第四輸出信號。

5.根據權利要求4所述的電路，其特征在于，所述第一比較電路用于接收所述第二輸出信號和所述第四輸出信號，并基于所述第二輸出信號和所述第四輸出信號輸出所述第一比較信號；

所述第二比較電路用于接收所述第二輸出信號和所述第四輸出信號，并基于所述第二輸出信號和所述第四輸出信號輸出所述第二比較信號。

6.根據權利要求5所述的電路，其特征在于，所述第一模塊和所述第三模塊均包括n/2個邏輯組件；

其中，所述第一組數據信號中的每兩個不重復的數據信號作為所述第一模塊中的n/2個邏輯組件的輸入端；所述第二組數據信號中的每兩個不重復的數據信號作為所述第三模塊中的n/2個邏輯組件的輸入端。