[發明專利]半導體器件及其制造方法

在審

• 申請號: 202211041935.5
• 申請日: 2022-08-29
• 公開（公告）號: CN115483265A
• 公開（公告）日: 2022-12-16
• 發明（設計）人: 郭欣;吳晶;趙學峰;肖金平;楊彥濤;郭廣興;江永兵
• 申請（專利權）人: 杭州士蘭集成電路有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 岳丹丹

1.一種半導體器件，包括：

碳化硅襯底，所述碳化硅襯底具有第一摻雜類型；

外延層，位于所述碳化硅襯底上，所述外延層具有第一摻雜類型；

摻雜柱區，位于所述外延層中，所述摻雜柱區具有第二摻雜類型，所述第一摻雜類型和所述第二摻雜類型相反；

其中，所述摻雜柱區通過沿選定的晶向方向進行隧道式離子注入形成，其中，所述選定的晶向方向為[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。

2.根據權利要求1所述的半導體器件，其中，所述摻雜柱區的載流子濃度與所述摻雜柱區圍繞的外延層的載流子濃度相等。

3.根據權利要求1所述的半導體器件，其中，所述摻雜柱區與所述外延層的表面垂直。

4.根據權利要求1所述的半導體器件，其中，所述碳化硅襯底的表面與選定的晶面呈第一角度，所述離子注入方向與所述碳化硅襯底的表面呈第二角度，所述第一角度和所述第二角度互余，其中，所述選定的晶面為(11-20)、(11-23)和(0001)晶面中的任一晶面，所述選定的晶面與所述選定的晶向方向垂直。

5.根據權利要求1所述的半導體器件，其中，所述外延層包括從下至上依次堆疊的緩沖層、第一外延層和第二外延層，所述第一外延層和所述第二外延層的摻雜濃度依次增大。

6.根據權利要求5所述的半導體器件，其中，所述摻雜柱區位于所述第二外延層中，所述摻雜柱區的載流子濃度與所述摻雜柱區圍繞的第二外延層的載流子濃度相等。

7.根據權利要求1所述的半導體器件，其中，所述摻雜柱區的結深為2～8μm。

8.根據權利要求5所述的半導體器件，其中，所述摻雜柱區的結深與所述第二外延層的厚度相等。

9.根據權利要求1所述的半導體器件，其中，還包括：

歐姆接觸區，位于所述摻雜柱區內，所述歐姆接觸區具有第二摻雜類型；

源區，位于所述摻雜柱區內，所述源區具有第一摻雜類型；

其中，所述歐姆接觸區和所述源區彼此接觸。

10.根據權利要求9所述的半導體器件，其中，所述歐姆接觸區位于所述摻雜柱區中遠離JFET區域的一側，所述源區位于所述摻雜柱區中靠近所述JFET區域的一側；

其中，所述JFET區域為所述摻雜柱區圍繞的外延層。

11.根據權利要求9所述的半導體器件，其中，還包括：

柵氧化層，位于所述外延層的表面上，并覆蓋所述外延層、所述摻雜柱區、所述歐姆接觸區和所述源區；

柵極，位于所述柵氧化層上，并覆蓋所述摻雜柱區圍繞的外延層以及部分所述源區。

12.根據權利要求11所述的半導體器件，其中，所述半導體器件為垂直擴散型MOSFET器件。

13.根據權利要求1所述的半導體器件，其中，所述碳化硅襯底的電阻率為0.015～0.028Ω·cm。

14.根據權利要求5所述的半導體器件，其中，所述緩沖層的厚度為0.2～3μm，載流子濃度為0.8E18cm^-3～1.2E18cm^-3。

15.根據權利要求5所述的半導體器件，其中，所述第一外延層的厚度為1～3μm，載流子濃度為2E15cm^-3～2E16cm^-3。

16.根據權利要求5所述的半導體器件，其中，所述第二外延層的厚度為2～10μm，載流子濃度為2E16cm^-3～2E17cm^-3。