[發明專利]存儲器及其數據寫入方法、存儲系統

在審

• 申請號: 202211016794.1
• 申請日: 2022-08-24
• 公開（公告）號: CN115331716A
• 公開（公告）日: 2022-11-11
• 發明（設計）人: 許聰
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: G11C11/419
• 分類號: G11C11/419;G11C7/12;G11C8/08
• 代理公司: 北京三高永信知識產權代理有限責任公司 11138
• 代理人: 龐茜

本申請提供了一種存儲器及其數據寫入方法、存儲系統，屬于存儲技術領域。本申請提供的存儲器包括：存儲單元陣列、寫入控制電路、檢測控制電路和開關電路。其中，開關電路分別與第一位線和第二位線連接，檢測控制電路能夠在檢測到待寫入至存儲單元陣列的第一數據的電平發生跳變時，能夠控制開關電路將該第一位線和該第二位線連通，并控制寫入控制電路停止工作。由此，可以使得第一位線和第二位線中處于高電平的位線能夠通過電荷重分配的方式，將另一條位線上的電平拉高，該電荷重分配的過程無需寫入控制電路進行驅動，因此有效降低了驅動位線時所需的功耗。

技術領域

本申請涉及存儲技術領域，特別涉及一種存儲器及其數據寫入方法、存儲系統。

背景技術

靜態隨機存取存儲器(static random-access memory，SRAM)是一種隨機存取存儲器，其具有讀寫速度快的特點，常用作高速緩存。SRAM單元一般包括6個晶體管，其中4個晶體管能夠組成一個鎖存器，另外兩個晶體管能夠作為控制開關。該兩個控制開關中的一個分別與字線(word line，WL)、第一位線(bit line，BL)和鎖存器中的第一鎖存節點連接，另一個分別與WL、第二位線和鎖存器中的第二鎖存節點連接。其中，第二位線也稱為BL非，即

當對SRAM單元執行寫操作時，可以在第一位線上加載待寫入的數據，并在第二位線上加載對該待寫入的數據進行反相得到的數據。并且，可以通過WL控制該兩個控制開關均導通，以使第一位線與鎖存器中的第一鎖存節點導通，并使第二位線與鎖存器中的第二鎖存節點導通。由此，可以將第一位線上加載的數據寫入至鎖存器。其中，若待寫入的數據為1，則可以在第一位線上加載高電平，并在第二位線上加載低電平。若待寫入的數據為0，則可以在第一位線上加載低電平，并在第二位線上加載高電平。

但是，如果相鄰兩次寫操作中待寫入的數據不同，則需要使得第一位線或第二位線上的電平從低電平變為高電平，導致驅動位線時的功耗較高。

發明內容

本申請提供了一種存儲器及其數據寫入方法、存儲系統，可以解決驅動位線時的功耗較高的技術問題。所述技術方案如下：

第一方面，提供了一種存儲器，所述存儲器包括：存儲單元陣列、寫入控制電路、檢測控制電路和開關電路；

所述存儲單元陣列包括耦接到不同字線的多個靜態隨機存儲器SRAM單元，所述多個SRAM單元還均與第一位線和第二位線連接；

所述寫入控制電路分別與所述第一位線和所述第二位線連接，所述寫入控制電路用于在處于工作狀態時，向所述第一位線加載待寫入的第一數據，并向所述第二位線加載對所述第一數據進行反相得到的第二數據；

所述檢測控制電路分別與所述寫入控制電路和所述開關電路連接，所述開關電路還分別與所述第一位線和所述第二位線連接，所述檢測控制電路用于若檢測到所述第一數據的電平發生跳變，則控制所述開關電路將所述第一位線和所述第二位線連通，并控制所述寫入控制電路停止工作。

可選地，所述檢測控制電路包括：檢測子電路和控制子電路；

所述檢測子電路的輸入端用于接收所述第一數據，所述檢測子電路的輸出端分別與所述控制子電路的第一輸入端和所述開關電路的第一控制端連接，所述檢測子電路用于若檢測到所述第一數據的電平發生跳變，則輸出脈沖信號；

所述控制子電路的第二輸入端用于接收寫入使能信號，所述控制子電路的輸出端與所述寫入控制電路的控制端連接，所述控制子電路用于在所述脈沖信號為第一電平時，輸出用于使所述寫入控制電路停止工作的去使能信號，并在所述脈沖信號為第二電平時，輸出所述寫入使能信號；

所述開關電路的第一端與所述第一位線連接，所述開關電路的第二端與所述第二位線連接，所述開關電路用于在所述脈沖信號為第一電平時將所述第一端與第二端導通，并在所述脈沖信號為第二電平時將所述第一端與第二端關斷。