[發(fā)明專利]存儲器及其數(shù)據(jù)寫入方法、存儲系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202211016794.1
• 申請日: 2022-08-24
• 公開（公告）號: CN115331716A
• 公開（公告）日: 2022-11-11
• 發(fā)明（設(shè)計）人: 許聰
• 申請（專利權(quán)）人: 長江存儲科技有限責(zé)任公司
• 主分類號: G11C11/419
• 分類號: G11C11/419;G11C7/12;G11C8/08
• 代理公司: 北京三高永信知識產(chǎn)權(quán)代理有限責(zé)任公司 11138
• 代理人: 龐茜

1.一種存儲器(100)，其特征在于，所述存儲器(100)包括：存儲單元陣列(101)、寫入控制電路(102)、檢測控制電路(103)和開關(guān)電路(104)；

所述存儲單元陣列(101)包括耦接到不同字線的多個靜態(tài)隨機(jī)存儲器(100)SRAM單元，所述多個SRAM單元還均與第一位線(BT)和第二位線(BB)連接；

所述寫入控制電路(102)分別與所述第一位線(BT)和所述第二位線(BB)連接，所述寫入控制電路(102)用于在處于工作狀態(tài)時，向所述第一位線(BT)加載待寫入的第一數(shù)據(jù)(DATA)，并向所述第二位線(BB)加載對所述第一數(shù)據(jù)(DATA)進(jìn)行反相得到的第二數(shù)據(jù)(DATA_n)；

所述檢測控制電路(103)分別與所述寫入控制電路(102)和所述開關(guān)電路(104)連接，所述開關(guān)電路(104)還分別與所述第一位線(BT)和所述第二位線(BB)連接，所述檢測控制電路(103)用于若檢測到所述第一數(shù)據(jù)(DATA)的電平發(fā)生跳變，則控制所述開關(guān)電路(104)將所述第一位線(BT)和所述第二位線(BB)連通，并控制所述寫入控制電路(102)停止工作。

2.根據(jù)權(quán)利要求1所述的存儲器(100)，其特征在于，所述檢測控制電路(103)包括：檢測子電路(1031)和控制子電路(1032)；

所述檢測子電路(1031)的輸入端用于接收所述第一數(shù)據(jù)(DATA)，所述檢測子電路(1031)的輸出端分別與所述控制子電路(1032)的第一輸入端和所述開關(guān)電路(104)的第一控制端連接，所述檢測子電路(1031)用于若檢測到所述第一數(shù)據(jù)(DATA)的電平發(fā)生跳變，則輸出脈沖信號(eq_en)；

所述控制子電路(1032)的第二輸入端用于接收寫入使能信號(W0_en)，所述控制子電路(1032)的輸出端與所述寫入控制電路(102)的控制端連接，所述控制子電路(1032)用于在所述脈沖信號(eq_en)為第一電平時，輸出用于使所述寫入控制電路(102)停止工作的去使能信號，并在所述脈沖信號(eq_en)為第二電平時，輸出所述寫入使能信號(W0_en)；

所述開關(guān)電路(104)的第一端與所述第一位線(BT)連接，所述開關(guān)電路(104)的第二端與所述第二位線(BB)連接，所述開關(guān)電路(104)用于在所述脈沖信號(eq_en)為第一電平時將所述第一端與第二端導(dǎo)通，并在所述脈沖信號(eq_en)為第二電平時，將所述第一端與第二端關(guān)斷。

3.根據(jù)權(quán)利要求2所述的存儲器(100)，其特征在于，所述檢測子電路(1031)包括：延時子電路(31a)和比較子電路(31b)；

所述延時子電路(31a)的輸入端用于接收所述第一數(shù)據(jù)(DATA)，所述延時子電路(31a)的輸出端與所述比較子電路(31b)的第一輸入端連接，所述延時子電路(31a)用于對所述第一數(shù)據(jù)(DATA)進(jìn)行延時后輸出；

所述比較子電路(31b)的第二輸入端用于接收所述第一數(shù)據(jù)(DATA)，所述比較子電路(31b)的輸出端分別與所述控制子電路(1032)的第一輸入端和所述開關(guān)電路(104)的第一控制端連接，所述比較子電路(31b)用于若檢測到所述比較子電路(31b)的兩個輸入端的電平不同，則輸出脈沖信號(eq_en)。