[發明專利]組件管芯及其制造方法

在審

• 申請號: 202210962972.3
• 申請日: 2022-08-11
• 公開（公告）號: CN115440708A
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 陳世偉;劉醇鴻;劉家宏;蔡豪益
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60;H01L23/31;H01L21/56;H01L25/065;H01L25/18
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 康艷青;王琳

一種組件管芯，其包括第一半導體管芯、第二半導體管芯、抗電弧層以及第一絕緣包封體。第二半導體管芯堆棧在第一半導體管芯上并且與第一半導體管芯電性連接。抗電弧層與第二半導體管芯接觸。第一絕緣包封體設置在第一半導體管芯上且側向地包封第二半導體管芯。此外，提供一種組件管芯的制造方法。

技術領域

本公開實施例涉及一種組件管芯及其制造方法。

背景技術

半導體組件用于各種電子應用，例如個人計算機、手機、數字相機等電子設備。半導體組件通常通過相繼地在半導體襯底上沉積絕緣層或介電層、導電層和半導電層而制造，并且使用光刻技術來圖案化各種材料層以在半導體基地上形成電路構件和組件。通常會在單一半導體晶片上制造出數十個或數百個集成電路。可沿著切割道切割集成電路以形成單體化的個別管芯。然后，將個別管芯單獨封裝為多芯片組件或其他類型的封裝。

在半導體組件的制造過程中，電荷可能會累積并導致靜電放電(ESD)。因此，半導體組件可能會因ESD而損壞，而導致半導體組件的制造良率可能會減少。

發明內容

根據本公開的一些實施例，提供了包括第一半導體管芯、第二半導體管芯、抗電弧層和第一絕緣包封體的組件管芯。第二半導體管芯堆棧在第一半導體管芯上且與第一半導體管芯電性連接。抗電弧層與第二半導體管芯接觸。第一絕緣包封體設置在第一半導體管芯上且側向地包封住第二半導體管芯。

根據本公開的一些其他實施例，提供了一種組件管芯的制造方法。前述的方法包括：借由形成在頂層半導體管芯的正面和形成在底層半導體管芯的背面上的第二接合結構將頂層半導體管芯接合至底層半導體管芯到第一接合結構；形成覆蓋頂層半導體管芯的側壁、頂層半導體管芯的背面和底層半導體管芯的背面的抗電弧材料層；在抗電弧材料層上形成絕緣材料；部分去除絕緣材料和抗電弧材料層，直到露出頂層半導體管芯的背面，從而形成絕緣包封體和抗電弧層，其中絕緣包封體形成在第一半導體管芯上并且側向地包封第二半導體管芯，并且形成抗電弧層以覆蓋頂層半導體管芯的側壁和底層半導體管芯的背面。

根據本公開的一些其他實施例，提供一種組件管芯的制造方法。前述的方法包括：借由形成在頂層半導體管芯的正表上的第一接合結構以及形成在底層半導體管芯的背面上的第二接合結構使頂層半導體管芯與底層半導體管芯接合；形成絕緣包封體以側向地包封住頂層半導體管芯；以及形成抗電弧材料層以覆蓋頂層半導體管芯和絕緣包封體。

附圖說明

結合附圖閱讀以下詳細說明，能最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為使論述清晰起見，可任意地增大或減小各種特征的尺寸。

圖1A至圖1M是根據本揭露的一些實施例中系統化集成電路或系統化積體芯片(SoIC)結構的制造流程的剖視圖。

圖2A至圖2I示意性地示出根據本揭露的一些實施例中迭層封裝(Package-on-Package，PoP)結構的制造流程的剖視圖。

圖3示意性地示出根據本揭露的一些其他實施例中SoIC結構的積體扇出封裝結構的剖視圖。

圖4A至圖4L示意性地示出根據本揭露的一些其他實施例中SoIC結構的制造流程的剖視圖。

圖5A至圖5I示意性地示出根據本揭露的一些替代實施例中PoP結構的制造流程的剖視圖。

圖6是示意性地示出根據本揭露的一些其他實施例中PoP結構的積體扇出封裝結構的剖視圖。

圖7A至圖7L示意性地示出根據本揭露的一些其他實施例中SoIC結構的制造流程的剖視圖。

圖8A至圖8I示意性地示出根據本揭露的一些替代實施例中PoP結構的制造流程的剖視圖。

圖9至圖11示意性地示出根據本揭露的一些實施例中各種PoP結構的剖視圖。