[發明專利]集成電路、設計包括該集成電路的布圖的方法及計算系統

在審

• 申請號: 202210919537.2
• 申請日: 2022-08-02
• 公開（公告）號: CN115809632A
• 公開（公告）日: 2023-03-17
• 發明（設計）人: 金鍾宇;林承萬;崔銀希;金珉修;鄭祥震
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394;G06F30/398;G06F30/323
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 陳曉博;尹淑梅

1.一種集成電路，所述集成電路包括：

第一標準單元，包括第一-a輸出引腳和第二-a輸出引腳、被構造為將所述第一-a輸出引腳電連接到所述第二-a輸出引腳的第一布線線路、被構造為將所述第一-a輸出引腳電連接到所述第一布線線路的第一-a過孔以及被構造為將所述第二-a輸出引腳電連接到所述第一布線線路的第二-a過孔，其中，所述第一-a輸出引腳和所述第二-a輸出引腳中的每個被構造為輸出第一信號；以及

第二標準單元，包括第一-b輸出引腳和第二-b輸出引腳、被構造為將所述第一-b輸出引腳電連接到所述第二-b輸出引腳的第二布線線路、被構造為將所述第一-b輸出引腳電連接到所述第二布線線路的第一-b過孔以及被構造為將所述第二-b輸出引腳電連接到所述第二布線線路的第二-b過孔，其中，所述第一-b輸出引腳和所述第二-b輸出引腳中的每個被構造為輸出第二信號，

其中，所述第一-a過孔被布局在所述第一標準單元中的第一-a位置處，所述第二-a過孔被布局在所述第一標準單元中的第二-a位置處，所述第一-b過孔被布局在所述第二標準單元中的第一-b位置處，所述第二-b過孔被布局在所述第二標準單元中的第二-b位置處，并且所述第一-a位置、所述第二-a位置、所述第一-b位置和所述第二-b位置彼此不同。

2.根據權利要求1所述的集成電路，所述集成電路還包括：

第三標準單元，包括第一-c輸出引腳和第二-c輸出引腳、被構造為將所述第一-c輸出引腳電連接到所述第二-c輸出引腳的第三布線線路、被構造為將所述第一-c輸出引腳電連接到所述第三布線線路的第一-c過孔以及被構造為將所述第二-c輸出引腳電連接到所述第三布線線路的第二-c過孔，其中，所述第一-c輸出引腳和所述第二-c輸出引腳中的每個被構造為輸出第三信號，

其中，所述第一-c過孔被布局在所述第三標準單元中的第一-c位置處，所述第二-c過孔被布局在所述第三標準單元中的第二-c位置處，并且所述第一-c位置和所述第二-c位置彼此不同。

3.根據權利要求1所述的集成電路，其中，所述第一-a位置和所述第二-a位置是基于要連接到所述第一布線線路的第一負載單元的電遷移來確定的。

4.根據權利要求3所述的集成電路，其中，所述第一-b位置和所述第二-b位置是基于要連接到所述第二布線線路的第二負載單元的EM來確定的。

5.根據權利要求1所述的集成電路，其中，所述第一布線線路通過將布局和布線工具的必須連接引腳設置為所述第一-a輸出引腳和所述第二-a輸出引腳來布局，并且所述第二布線線路通過將所述布局和布線工具的必須連接引腳設置為所述第一-b輸出引腳和所述第二-b輸出引腳來布局。

6.一種計算系統，其中，所述計算系統被構造為：

通過以下操作來制造包括多個邏輯元件的第一標準單元，所述多個邏輯元件被構造為接收第一輸入并輸出第一信號：

執行：高等級設計步驟，在所述高等級設計步驟中，使用半導體設計工具對構成所述多個邏輯元件的晶體管進行邏輯設計；以及

用于所述邏輯設計的晶體管的布圖設計步驟，其中，通過所述布圖設計步驟中的布局和布線操作對分別連接到所述多個邏輯元件并被構造為輸出所述第一信號的多個第一輸出引腳和連接所述多個第一輸出引腳的第一布線線路進行布局，使得被構造為輸出所述第一信號的引腳的數量為一個。

7.根據權利要求6所述的計算系統，其中，所述第一布線線路是基于要連接到所述第一布線線路的負載單元的電遷移來確定的。

8.根據權利要求6所述的計算系統，其中，所述半導體設計工具是超高速集成電路硬件描述語言或Verilog。

9.根據權利要求6所述的計算系統，其中，所述多個第一輸出引腳在物理數據庫文庫中被設置，并且被構造為輸出所述第一信號的一個輸出引腳在具有Liberty擴展的設計套件中被設置。