[發明專利]半導體存儲裝置及讀出方法

在審

• 申請號: 202210916892.4
• 申請日: 2022-08-01
• 公開（公告）號: CN115732017A
• 公開（公告）日: 2023-03-03
• 發明（設計）人: 金子二四三;妹尾真言;葛西央倫
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42;G11C29/44;G11C16/04;G11C16/26;G06F11/10
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉慧;黃健

1.一種半導體存儲裝置，包括：

與非芯片，包含與非型的存儲器陣列、頁緩沖/感測電路及控制部件，所述頁緩沖/感測電路包含能夠保持從存儲器陣列讀出的頁數據的第一鎖存器及第二鎖存器，所述控制部件控制讀出動作；以及

錯誤檢測糾正芯片，包含錯誤檢測及糾正功能，

所述第一鎖存器包含：第一保持部分，保持頁數據的第一數據部分；以及第二保持部分，保持第二數據部分，

所述第二鎖存器較所述第一鎖存器的數據尺寸更小，且保持從所述第一鎖存器的第二保持部分傳輸的第二數據部分，

所述控制部件將保持于所述第一鎖存器的第一保持部分的第一數據部分傳輸至所述錯誤檢測糾正芯片后，將保持于所述第二鎖存器的第二數據部分傳輸至所述錯誤檢測糾正芯片，

所述錯誤檢測糾正芯片進行所述第一數據部分及所述第二數據部分的錯誤檢測及糾正，

所述控制部件響應所述錯誤檢測糾正芯片將所述第一數據部分輸出至外部的時機，而從所述存儲器陣列讀出下一頁。

2.根據權利要求1所述的半導體存儲裝置，其中，

所述與非芯片包含：第一專用端子，用于將讀出數據傳輸至所述錯誤檢測糾正芯片；

所述錯誤檢測糾正芯片包含：第二專用端子，連接于所述第一專用端子，接收所述讀出數據。

3.根據權利要求1或2所述的半導體存儲裝置，其中，

所述第一保持部分及所述第二保持部分各自具有保持1/2頁數據的存儲容量，所述第二鎖存器具有保持1/2頁數據的存儲容量，所述控制部件以1/2頁為單位向所述錯誤檢測糾正芯片傳輸數據。

4.根據權利要求3所述的半導體存儲裝置，其中，

當一個頁包含n個扇區，所述錯誤檢測糾正芯片以扇區為單位進行數據的錯誤檢測及糾正時，在將所述存儲器陣列的讀出時間設為tARRAY，將所述與非芯片向所述錯誤檢測糾正芯片傳輸一個扇區的數據的時間設為tDOUT1，將所述錯誤檢測糾正芯片向外部輸出一個扇區的數據的時間設為tDOUT2，將所述與非芯片輸出一個扇區的數據后直到所述扇區的錯誤檢測及糾正結束為止的延遲設為tLTCY時，具有以下(1)～(4)的數式所規定的限制：

tDOUT1+tLTCY＜tDOUT2×n/2···(1)

tDOUT1＜tDOUT2···(2)

tARRAY+tDOUT1+tLTCY＜tDOUT2×n···(3)

tARRAY+tDOUT1×n/2＜tDOUT2×n···(4)。

5.根據權利要求1或2所述的半導體存儲裝置，其中，

所述第一保持部分及所述第二保持部分各自具有保持1/2頁數據的存儲容量，所述第二鎖存器具有保持1/4頁數據的存儲容量，所述控制部件以1/4頁為單位向所述錯誤檢測糾正芯片傳輸數據。

6.根據權利要求5所述的半導體存儲裝置，其中，

當一個頁包含n個扇區，所述錯誤檢測糾正芯片以扇區為單位進行數據的錯誤檢測及糾正時，在將所述存儲器陣列的讀出時間設為tARRAY，將所述與非芯片向所述錯誤檢測糾正芯片傳輸一個扇區的數據的時間設為tDOUT1，將所述錯誤檢測糾正芯片向外部輸出一個扇區的數據的時間設為tDOUT2時，具有以下數式所規定的限制：

tARRAY+tDOUT1×(n×3/4)＜tDOUT2×n。

7.根據權利要求2所述的半導體存儲裝置，其中，

所述與非芯片從所述第一專用端子與第一時鐘信號同步地將所述第一數據部分及所述第二數據部分傳輸至所述錯誤檢測糾正芯片，

所述錯誤檢測糾正芯片將經糾正的數據與第二時鐘信號同步地輸出至外部。

8.根據權利要求1所述的半導體存儲裝置，其中，

所述控制部件控制頁的連續讀出動作。

9.根據權利要求1所述的半導體存儲裝置，其中，

所述與非芯片與所述錯誤檢測糾正芯片收容于一個封裝體內。