[發明專利]半導體存儲裝置及讀出方法

在審

• 申請號: 202210916892.4
• 申請日: 2022-08-01
• 公開（公告）號: CN115732017A
• 公開（公告）日: 2023-03-03
• 發明（設計）人: 金子二四三;妹尾真言;葛西央倫
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42;G11C29/44;G11C16/04;G11C16/26;G06F11/10
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉慧;黃健

本發明提供一種半導體存儲裝置及讀出方法，可實現錯誤檢測、糾正的處理時間的高速化且達成小型化。本發明的閃存(100)具有NAND芯片(200)及ECC芯片(300)。NAND芯片(200)具有：存儲器陣列；頁緩沖/感測電路，包含鎖存器(L1)及鎖存器(L2)；以及專用的輸入輸出端子(220)，可在與ECC芯片(300)之間進行數據傳輸。鎖存器(L1)包含緩存器(C0、C1)，鎖存器(L2)僅包含緩存器(C1)。鎖存器(L1)的緩存器(C0)的數據及鎖存器(L2)的緩存器(C1)的數據傳輸至ECC芯片(300)，響應從ECC芯片(300)輸出開頭地址的數據，而從存儲器陣列讀出下一頁，讀出的數據保持于鎖存器(L1)。

技術領域

本發明涉及一種與非(Not AND，NAND)型閃存(flash memory)等半導體存儲裝置及讀出方法，特別涉及錯誤檢測糾正。

背景技術

NAND型閃存中，有時反復進行數據的編程或刪除，導致隧道絕緣膜劣化等以致電荷保持特性變差，或因隧道絕緣膜所捕獲的電荷而產生閾值變動，引起比特錯誤(biterror)。作為此種比特錯誤的對策，可在閃存中使用錯誤檢測糾正電路(以下稱為ECC電路)。

發明內容

圖1為表示以往的片外(off-chip)ECC的閃存的結構的圖。閃存10是包含NAND芯片20而構成，所述NAND芯片20包含NAND型的存儲器陣列或其周邊電路，NAND芯片20連接于搭載有ECC功能40的控制器芯片30。NAND芯片20與控制器芯片30分別收容于不同的封裝體，各封裝體例如封裝于印刷基板上。

NAND芯片20與控制器芯片30例如搭載可與時鐘信號同步傳輸數據的串行外設接口(SPI)，在兩芯片分別設有#CS、CLK、DI、DO、#WP、#HOLD的輸入輸出端子?？刂破餍酒?0經由SPI的輸入輸出端子向NAND芯片20發送命令、地址、數據。

ECC功能40包含：編碼器，將數據編碼并生成奇偶校驗數據(parity data)；以及解碼器，基于奇偶校驗數據將數據解碼。ECC功能40例如通過BCH(Bose ChaudhuriHocquenghem)碼進行多比特(例如2比特、4比特、8比特等)的錯誤檢測、糾正，此時，BCH解碼器包含：校正子計算部，評估數據的校正子(syndrome)；輾轉相除(Euclidean algorithm)計算部，計算錯誤位置多項式(ELP)；錯誤位置查找部，計算錯誤位置多項式的根，查找錯誤位置；以及錯誤糾正部，基于所查找到的錯誤位置來糾正錯誤。

NAND芯片20的頁緩沖/感測電路包含兩個鎖存器，一個鎖存器包含兩個緩存器(cache)，一個緩存器保存多個扇區(例如2扇區、4扇區等)的數據。NAND芯片20與控制器芯片30之間的數據傳輸是以緩存器為單位進行。而且，ECC功能40以扇區為單位生成奇偶校驗數據，或者進行錯誤檢測、糾正。經ECC功能40編碼的一個扇區包含主數據和奇偶校驗數據。

控制器芯片30在使NAND芯片20進行編程動作時，通過ECC功能40根據應編程的數據來生成奇偶校驗數據，將所生成的奇偶校驗數據和主數據經由SPI的DO端子傳輸至NAND芯片20。NAND芯片20將所接收的主數據和奇偶校驗數據保持于鎖存器，將保持于鎖存器的數據在存儲器陣列的選擇頁進行編程。

另一方面，NAND芯片20中從存儲器陣列讀出的數據經由SPI的DO端子傳輸至控制器芯片30。ECC功能40基于奇偶校驗數據來檢測錯誤，根據其檢測結果來糾正主數據或奇偶校驗數據。