[發明專利]一種多項式處理方法、FPGA端、PC端及存儲介質

在審

• 申請號: 202210855794.4
• 申請日: 2022-07-19
• 公開（公告）號: CN115374048A
• 公開（公告）日: 2022-11-22
• 發明（設計）人: 袁媛;陳劍
• 申請（專利權）人: 北京融數聯智科技有限公司;支付寶（杭州）信息技術有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F9/54;G06F7/523
• 代理公司: 北京三聚陽光知識產權代理有限公司 11250
• 代理人: 唐巖

本發明公開了一種多項式處理方法、FPGA端、PC端及存儲介質，由FPGA端執行，該方法包括：獲取PC端通過預構建的數據傳輸通道，發送的用戶操作指令，其中，數據傳輸通道為在FPGA端與PC端之間建立的傳輸通道；對用戶操作指令進行解析，得到用戶操作指令中的待處理數據，以及與待處理數據對應的處理方式；根據處理方式，確定處理待處理數據的計算單元；利用計算單元對待處理數據進行處理，獲取處理結果；將處理結果通過數據傳輸通道發送至PC端。

技術領域

本發明涉及多項式計算技術領域，具體涉及一種多項式處理方法、FPGA端、PC端及存儲介質。

背景技術

對于運行于多項式環上的格密碼系統而言，在多種密碼結構中(如哈希計算，數字簽名及同態加密等)，大部分的計算量都在多項式乘法上，同時對于多項式乘法的計算中，由于計算密集、數據密集，CPU的計算速度已很難滿足各種應用及設計的需求。因此亟待提出一種可以提高多項式計算瓶頸和計算速度的多項式處理方法。

發明內容

因此，本發明要解決的技術問題在于克服現有多項式計算方案，CPU的計算速度難以滿足實際需求的缺陷，從而提供一種多項式處理方法、FPGA端、PC端及存儲介質。

根據第一方面，本發明實施例公開了一種方法，由FPGA端執行，方法包括：

獲取PC端通過預構建的數據傳輸通道，發送的用戶操作指令，其中，數據傳輸通道為在FPGA端與PC端之間建立的傳輸通道；

對用戶操作指令進行解析，得到用戶操作指令中的待處理數據，以及與待處理數據對應的處理方式；

根據處理方式，確定處理待處理數據的計算單元；

利用計算單元對待處理數據進行處理，獲取處理結果；

將處理結果通過數據傳輸通道發送至PC端。

可選地，數據傳輸通道為位于PC端的第一數據傳輸接口，和位于FPGA端的第二數據傳輸接口構建的數據傳輸通道。

可選地，當計算單元包括多個時，利用計算單元對待處理數據進行處理，獲取處理結果之前，方法還包括：

根據處理方式和每一個計算單元的計算性能，對待處理數據進行分組，得到與每一個計算單元分別對應的待處理子數據，以用于后續每一個計算單元對與自身對應的待處理子數據進行計算。可選地，

可選地，當每一個計算單元對與自身對應的待處理子數據進行計算，獲取與自身對應的處理子結果后，方法還包括：

對所有的處理子結果進行整合，得到處理結果。

可選地，當每一個計算單元對與自身對應的待處理子數據進行計算，獲取與自身對應的處理子結果后，方法還包括：

對所有的處理子結果進行整合，得到處理結果。

根據第二方面，本發明實施例還公開了一種多項式處理方法，由PC端執行，方法包括：

獲取待處理數據和處理方式；

基于待處理數據和處理方式，生成用戶操作指令，將用戶操作指令通過預構建的數據傳輸通道發送至FPGA端，其中，數據傳輸通道為在FPGA端與PC端之間建立的傳輸通道；

獲取FPGA端通過數據傳輸通道發送的處理結果。

可選地，將用戶操作指令發送至FPGA端，具體包括：確定待處理數據的內存；

若待處理數據的內存小于預設緩沖的內存，則將待處理數據存儲到預設緩沖中，以便后續將預設緩沖中存儲的待處理數據發送至FPGA端。