[發(fā)明專利]一種多項(xiàng)式處理方法、FPGA端、PC端及存儲(chǔ)介質(zhì)

在審

• 申請(qǐng)?zhí)枺?/td>: 202210855794.4
• 申請(qǐng)日: 2022-07-19
• 公開（公告）號(hào): CN115374048A
• 公開（公告）日: 2022-11-22
• 發(fā)明（設(shè)計(jì)）人: 袁媛;陳劍
• 申請(qǐng)（專利權(quán)）人: 北京融數(shù)聯(lián)智科技有限公司;支付寶（杭州）信息技術(shù)有限公司
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78;G06F9/54;G06F7/523
• 代理公司: 北京三聚陽光知識(shí)產(chǎn)權(quán)代理有限公司 11250
• 代理人: 唐巖

1.一種多項(xiàng)式處理方法，其特征在于，由FPGA端執(zhí)行，所述方法包括：

獲取PC端通過預(yù)構(gòu)建的數(shù)據(jù)傳輸通道，發(fā)送的用戶操作指令，其中，所述數(shù)據(jù)傳輸通道為在所述FPGA端與所述PC端之間建立的傳輸通道；

對(duì)所述用戶操作指令進(jìn)行解析，得到所述用戶操作指令中的待處理數(shù)據(jù)，以及與所述待處理數(shù)據(jù)對(duì)應(yīng)的處理方式；

根據(jù)所述處理方式，確定處理所述待處理數(shù)據(jù)的計(jì)算單元；

利用所述計(jì)算單元對(duì)所述待處理數(shù)據(jù)進(jìn)行處理，獲取處理結(jié)果；

將所述處理結(jié)果通過所述數(shù)據(jù)傳輸通道發(fā)送至所述PC端。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述數(shù)據(jù)傳輸通道為位于所述PC端的第一數(shù)據(jù)傳輸接口，和位于所述FPGA端的第二數(shù)據(jù)傳輸接口構(gòu)建的數(shù)據(jù)傳輸通道。

3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，當(dāng)所述計(jì)算單元包括多個(gè)時(shí)，所述利用所述計(jì)算單元對(duì)所述待處理數(shù)據(jù)進(jìn)行處理，獲取處理結(jié)果之前，所述方法還包括：

根據(jù)所述處理方式和每一個(gè)計(jì)算單元的計(jì)算性能，對(duì)所述待處理數(shù)據(jù)進(jìn)行分組，得到與每一個(gè)計(jì)算單元分別對(duì)應(yīng)的待處理子數(shù)據(jù)，以用于后續(xù)每一個(gè)所述計(jì)算單元對(duì)與自身對(duì)應(yīng)的待處理子數(shù)據(jù)進(jìn)行計(jì)算。

4.根據(jù)權(quán)利要求3所述的方法，其特征在于，當(dāng)每一個(gè)所述計(jì)算單元對(duì)與自身對(duì)應(yīng)的待處理子數(shù)據(jù)進(jìn)行計(jì)算，獲取與自身對(duì)應(yīng)的處理子結(jié)果后，所述方法還包括：

對(duì)所有的所述處理子結(jié)果進(jìn)行整合，得到所述處理結(jié)果。

5.根據(jù)權(quán)利要求1或2任一項(xiàng)所述的方法，其特征在于，所述待處理數(shù)據(jù)包括第一系數(shù)、第二系數(shù)和旋轉(zhuǎn)因子，所述利用所述計(jì)算單元對(duì)所述待處理數(shù)據(jù)進(jìn)行處理，獲取處理結(jié)果，具體包括：

利用所述計(jì)算單元對(duì)所述第一系數(shù)和所述第二系數(shù)進(jìn)行處理，得到第一結(jié)果系數(shù)；

利用所述計(jì)算單元對(duì)所述第一系數(shù)、所述第二系數(shù)和所述旋轉(zhuǎn)因子進(jìn)行處理，得到第二結(jié)果系數(shù)；

根據(jù)所述第一結(jié)果系數(shù)和所述第二結(jié)果系數(shù)得到所述處理結(jié)果。

6.一種多項(xiàng)式處理方法，其特征在于，由PC端執(zhí)行，所述方法包括：

獲取待處理數(shù)據(jù)和處理方式；

基于所述待處理數(shù)據(jù)和處理方式，生成用戶操作指令，將所述用戶操作指令通過預(yù)構(gòu)建的數(shù)據(jù)傳輸通道發(fā)送至FPGA端，其中，所述數(shù)據(jù)傳輸通道為在所述FPGA端與所述PC端之間建立的傳輸通道；

獲取所述FPGA端通過所述數(shù)據(jù)傳輸通道發(fā)送的處理結(jié)果。

7.一種FPGA端，其特征在于，包括：至少一個(gè)處理器；以及與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，所述存儲(chǔ)器存儲(chǔ)有可被所述至少一個(gè)處理器執(zhí)行的指令，所述指令被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器執(zhí)行如權(quán)利要求1-3任一所述的多項(xiàng)式處理方法。

8.一種PC端，其特征在于，包括：至少一個(gè)處理器；以及與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，所述存儲(chǔ)器存儲(chǔ)有可被所述至少一個(gè)處理器執(zhí)行的指令，所述指令被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器執(zhí)行如權(quán)利要求4-6任一項(xiàng)所述的多項(xiàng)式處理方法。

9.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序被節(jié)點(diǎn)執(zhí)行時(shí)實(shí)現(xiàn)如權(quán)利要求1-3任一所述的多項(xiàng)式處理方法。

10.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序被服務(wù)器執(zhí)行時(shí)實(shí)現(xiàn)如權(quán)利要求4-6任一項(xiàng)所述的多項(xiàng)式處理方法。