[發明專利]半導體存儲器裝置和該半導體存儲器裝置的制造方法

在審

• 申請號: 202210851418.8
• 申請日: 2022-07-20
• 公開（公告）號: CN116193863A
• 公開（公告）日: 2023-05-30
• 發明（設計）人: 金南局
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H10B43/35
• 分類號: H10B43/35;H10B43/27;H10B41/35;H10B41/27
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 馬蕓莎;孫東喜

本公開涉及半導體存儲器裝置和該半導體存儲器裝置的制造方法。一種半導體存儲器裝置包括：柵極層疊結構，其包括交替地層疊的層間絕緣層和導電層；芯柱，其穿透柵極層疊結構；溝道層，其設置在芯柱和柵極層疊結構之間；存儲器層，其設置在溝道層和柵極層疊結構之間；以及摻雜半導體部分，其與柵極層疊結構接觸。摻雜半導體部分包括：第一區域，其圍繞芯柱直至與柵極層疊結構接觸的界面；以及第二區域，其在存儲器層和芯柱之間從第一區域延伸。

技術領域

本公開總體上涉及半導體存儲器裝置和該半導體存儲器裝置的制造方法，更具體地，涉及一種三維半導體存儲器裝置和該三維半導體存儲器裝置的制造方法。

背景技術

半導體存儲器裝置可包括具有多個存儲器單元的存儲器單元陣列。存儲器單元陣列可包括以各種方式布置的存儲器單元。為了改進半導體存儲器裝置的集成度，存儲器單元可在基板上方三維布置。當制造三維半導體存儲器裝置時，可使用多個材料層層疊的層疊結構。

發明內容

一些實施方式提供了一種半導體存儲器裝置和制造該半導體存儲器裝置的方法，其可簡化制造工藝。

根據本公開的實施方式，一種半導體存儲器裝置包括：柵極層疊結構，其包括交替地層疊的層間絕緣層和導電層；芯柱，其穿透柵極層疊結構；溝道層，其設置在芯柱和柵極層疊結構之間；存儲器層，其設置在溝道層和柵極層疊結構之間；以及摻雜半導體部分，其與柵極層疊結構接觸。摻雜半導體部分包括：第一區域，其圍繞芯柱直至與柵極層疊結構接觸的界面；以及第二區域，其在存儲器層和芯柱之間從第一區域延伸。

根據本公開的另一實施方式，一種半導體存儲器裝置包括：基板，其包括外圍電路；存儲器單元陣列，其包括設置在外圍電路上方的柵極層疊結構；芯柱，其穿透柵極層疊結構；溝道層，其設置在芯柱和柵極層疊結構之間；以及存儲器層，其設置在溝道層和柵極層疊結構之間；以及摻雜半導體部分，其包括圍繞芯柱直至與柵極層疊結構接觸的界面的第一區域以及在芯柱和存儲器層之間從第一區域延伸的第二區域。

根據本公開的另一方面，一種制造半導體存儲器裝置的方法包括以下步驟：在第一基板上形成存儲器單元陣列，其中，該存儲器單元陣列包括：包括在垂直方向上交替地層疊的層間絕緣層和導電層的柵極層疊結構、穿透柵極層疊結構并延伸到第一基板中的溝道孔、沿著溝道孔的表面延伸的存儲器層、沿著存儲器層的表面延伸的溝道層以及設置在溝道層上的溝道孔的中央區域中的芯柱；去除第一基板，使得存儲器層暴露；去除存儲器層的一部分，使得溝道層的一部分暴露；蝕刻溝道層的一部分，使得凹陷區域限定在芯柱和存儲器層之間；以及形成填充凹陷區域的摻雜半導體部分。

附圖說明

現在將在下文參照附圖更充分地描述示例實施方式；然而，其可按照不同的形式具體實現，不應被解釋為限于本文中所闡述的。相反，提供這些實施方式以使得本公開對于本領域技術人員將能夠實現。

在附圖中，為了例示清晰，尺寸可能被夸大。將理解，當元件被稱為在兩個元件“之間”時，其可能是這兩個元件之間的僅有元件，或者也可存在一個或更多個中間元件。相似的標號貫穿本公開表示相似的元件。

圖1是示出根據本公開的實施方式的半導體存儲器裝置的框圖。

圖2是示出根據本公開的實施方式的半導體存儲器裝置的截面圖。

圖3是圖2所示的半導體存儲器裝置的部分區域的放大截面圖。

圖4A是示出芯柱、溝道層和存儲器層的橫截面的圖。

圖4B是根據本公開的實施方式的半導體存儲器裝置的部分區域的放大圖。

圖5A至圖5F、圖6、圖7和圖8A至圖8D是示出根據本公開的實施方式的半導體存儲器裝置的制造方法的截面圖。

圖9是示出根據本公開的實施方式的存儲器系統的配置的框圖。