[發明專利]雙精度模擬存儲器單元及陣列

在審

• 申請號: 202210844494.6
• 申請日: 2019-11-24
• 公開（公告）號: CN116030856A
• 公開（公告）日: 2023-04-28
• 發明（設計）人: 呂志超;趙亮
• 申請（專利權）人: 合肥睿科微電子有限公司
• 主分類號: G11C11/22
• 分類號: G11C11/22;G11C11/4074;G11C11/56;G06N3/06;G06N5/04
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 顧丹麗

本發明公開了一種雙精度模擬存儲器單元及陣列。在一些實施方式中，一種存儲器單元包括：具有一輸入端和至少一個輸出端的非易失性存儲元件；以及具有多個輸入端和一輸出端的易失性存儲元件，其中，所述易失性存儲元件的所述輸出端連接至所述非易失性存儲元件的所述輸入端，其中，所述易失性存儲元件包括：連接于第一電源和公共節點之間的第一壓控電流源；以及連接于第二電源和所述公共節點之間的第二壓控電流源，其中，所述公共節點連接至所述易失性存儲元件的所述輸出端，以及所述第一壓控電流源的控制輸入端和所述第二壓控電流源的控制輸入端連接至所述易失性存儲元件的所述多個輸入端當中的相應的輸入端。

本申請是申請號為201980078991.6，申請日為2019年11月24日，發明名稱為“雙精度模擬存儲器單元及陣列”的專利申請的分案申請。

相關申請的交叉引用

本申請要求申請號為62/773,991，申請日為2018年11月30日，名稱為“雙精度模擬存儲器單元”的美國臨時專利申請的優先權，并將該申請的內容整體援引于此。

技術領域

本發明總體涉及計算機技術，尤其涉及計算機系統的存儲元件。

背景技術

目前，有多種不同類型的存儲元件可用于現代計算機系統，此類存儲元件在性能方面進行了各種不同的折衷取舍。這些存儲系統包括易失性存儲元件和非易失性存儲元件，此兩類存儲元件均可以數字形式或模擬形式實現。所述性能方面的取舍包括功耗、速度以及斷電后的存儲時長。

發明內容

總體而言，本發明的一個方面涉及一種存儲器單元，包括：具有輸入端和至少一個輸出端的非易失性存儲元件；以及具有多個輸入端和輸出端的易失性存儲元件，該易失性存儲元件的輸出端連接至所述非易失性存儲元件的輸入端，該易失性存儲元件包括：連接于第一電源和公共節點之間的第一晶體管；以及連接于第二電源和所述公共節點之間的第二晶體管，其中，所述公共節點連接至所述易失性存儲元件的輸出端，以及所述第一晶體管的柵極和第二晶體管的柵極連至所述易失性存儲元件的所述多個輸入端當中的相應的輸入端。

該存儲器單元的各種實施方式可包含以下特征當中的一項或多項。在一些實施方式中，所述第一晶體管為P型金屬氧化物半導體(PMOS)晶體管，所述第二晶體管為N型金屬氧化物半導體(NMOS)晶體管。在一些實施方式中，所述非易失性存儲元件包括浮柵晶體管，該浮柵晶體管的柵極連接至所述非易失性存儲元件的輸入端，該浮柵晶體管的源極和漏極連接至所述非易失性存儲元件的所述至少一個輸出端當中的相應的輸出端。在一些實施方式中，所述非易失性存儲元件包括鐵電晶體管，該鐵電晶體管包括第三晶體管和鐵電電容器，該鐵電電容器連接于所述第三晶體管的柵極與所述非易失性存儲元件的輸入端之間，所述第三晶體管的源極和漏極連接至所述非易失性存儲元件的所述至少一個輸出端當中的相應的輸出端。在一些實施方式中，所述非易失性存儲元件進一步包括：連接于所述第一晶體管的柵極與第一字線之間的第三晶體管，該第三晶體管的柵極連至第一位線；以及連接于所述第二晶體管的柵極與第二字線之間的第四晶體管，該第四晶體管的柵極連至第二位線。在一些實施方式中，所述非易失性存儲元件進一步包括：連接于所述第一晶體管的源極與所述第一電源之間的第三晶體管，該第三晶體管的柵極連至第一字線，所述第一晶體管的柵極連至第一位線；以及連接于所述第二晶體管的漏極與第二電源之間的第四晶體管，該第四晶體管的柵極連至第二字線，所述第二晶體管的柵極連至第二位線。在一些實施方式中：所述第一晶體管為具有第一柵極和第二柵極的第一分柵晶體管，所述第一柵極連至第一字線，所述第二柵極連至第一位線；所述第二晶體管為具有第三柵極和第四柵極的第二分柵晶體管，所述第三柵極連至第二字線，所述第四柵極連至第二位線。

總體而言，本發明的一個方面涉及一種存儲器陣列，包括：存儲器單元陣列，其中，每一個存儲器單元包括：具有輸入端和至少一個輸出端的非易失性存儲元件；以及具有多個輸入端和輸出端的易失性存儲元件，該易失性存儲元件的輸出端連接至所述非易失性存儲元件的輸入端。