[發明專利]雙精度模擬存儲器單元及陣列

在審

• 申請號: 202210844494.6
• 申請日: 2019-11-24
• 公開（公告）號: CN116030856A
• 公開（公告）日: 2023-04-28
• 發明（設計）人: 呂志超;趙亮
• 申請（專利權）人: 合肥睿科微電子有限公司
• 主分類號: G11C11/22
• 分類號: G11C11/22;G11C11/4074;G11C11/56;G06N3/06;G06N5/04
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 顧丹麗

1.一種存儲器單元，其特征在于，包括：

具有一輸入端和至少一個輸出端的非易失性存儲元件；以及

具有多個輸入端和一輸出端的易失性存儲元件，其中，所述易失性存儲元件的所述輸出端連接至所述非易失性存儲元件的所述輸入端，其中，所述易失性存儲元件包括：

連接于第一電源和公共節點之間的第一壓控電流源；以及

連接于第二電源和所述公共節點之間的第二壓控電流源，

其中，所述公共節點連接至所述易失性存儲元件的所述輸出端，以及

所述第一壓控電流源的控制輸入端和所述第二壓控電流源的控制輸入端連接至所述易失性存儲元件的所述多個輸入端當中的相應的輸入端。

2.如權利要求1所述的存儲器單元，其特征在于：

所述非易失性存儲元件包括浮柵晶體管，其中，所述浮柵晶體管的柵極連接至所述非易失性存儲元件的所述輸入端，以及所述浮柵晶體管的源極和漏極連接至所述非易失性存儲元件的所述至少一個輸出端當中的相應的輸出端。

3.如權利要求1所述的存儲器單元，其特征在于：

所述非易失性存儲元件包括鐵電晶體管，其中，所述鐵電晶體管包括一晶體管和鐵電電容器，其中，所述鐵電電容器連接于所述晶體管的柵極與所述非易失性存儲元件的所述輸入端之間，所述晶體管的源極和漏極連接至所述非易失性存儲元件的所述至少一個輸出端當中的相應的輸出端。

4.如權利要求1所述的存儲器單元，其特征在于：

所述第一壓控電流源為P型金屬氧化物半導體(PMOS)晶體管；以及

所述第二壓控電流源為N型金屬氧化物半導體(NMOS)晶體管。

5.如權利要求4所述的存儲器單元，其特征在于，所述非易失性存儲元件進一步包括：

連接于所述PMOS晶體管的柵極與第一字線之間的第一晶體管，其中，所述第一晶體管的柵極連接至第一位線；以及

連接于所述NMOS晶體管的柵極與第二字線之間的第二晶體管，其中，所述第二晶體管的柵極連接至第二位線。

6.如權利要求4的所述存儲器單元，其特征在于，所述非易失性存儲元件進一步包括：

連接于所述PMOS晶體管的源極與所述第一電源之間的第一晶體管，其中，所述第一晶體管的柵極連接至第一字線，所述PMOS晶體管的所述柵極連接至第一位線；以及

連接于所述NMOS晶體管的漏極與第二電源之間的第二晶體管，其中，所述第二晶體管的柵極連接至第二字線，所述NMOS晶體管的所述柵極連接至第二位線。

7.一種存儲器陣列，其特征在于，包括：

存儲器單元陣列，其中，每一個存儲器單元包括：

具有一輸入端和至少一個輸出端的非易失性存儲元件；以及

具有多個輸入端和一輸出端的易失性存儲元件，其中，所述易失性存儲元件的所述輸出端連接至所述非易失性存儲元件的所述輸入端，其中，所述易失性存儲元件包括：

連接于第一電源和公共節點之間的第一壓控電流源；以及

連接于第二電源和所述公共節點之間的第二壓控電流源，

其中，所述公共節點連接至所述易失性存儲元件的所述輸出端，以及

所述第一壓控電流源的控制輸入端和所述第二壓控電流源的控制輸入端連接至所述易失性存儲元件的所述多個輸入端當中的相應的輸入端。

8.如權利要求7所述的存儲器陣列，其特征在于：

所述非易失性存儲元件包括浮柵晶體管，其中，所述浮柵晶體管的柵極連接至所述非易失性存儲元件的所述輸入端，以及所述浮柵晶體管的源極和漏極連接至所述非易失性存儲元件的所述至少一個輸出端當中的相應的輸出端。

9.如權利要求7所述的存儲器陣列，其特征在于：

所述非易失性存儲元件包括鐵電晶體管，其中，所述鐵電晶體管包括一晶體管和鐵電電容器，其中，所述鐵電電容器連接于所述晶體管的柵極與所述非易失性存儲元件的所述輸入端之間，其中，所述晶體管的源極和漏極連接至所述非易失性存儲元件的所述至少一個輸出端當中的相應的輸出端。