[發明專利]堆疊型半導體器件及其制造方法

在審

• 申請號: 202210837313.7
• 申請日: 2022-07-15
• 公開（公告）號: CN116190358A
• 公開（公告）日: 2023-05-30
• 發明（設計）人: 宋星輝
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H10B80/00;H01L23/538;H01L21/56;H01L21/60;H01L21/66;H01L23/31;H01L23/498
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 許偉群;李少丹

本公開涉及堆疊型半導體器件及其制造方法。堆疊型半導體器件包括堆疊晶片結構和導電路徑。堆疊晶片結構包括彼此混合鍵合的多個晶片。每個晶片包括一個或更多半導體芯片。導電路徑包括多個垂直連接結構和一個或更多水平連接結構。垂直連接結構被形成為穿過堆疊晶片結構。水平連接結構被配置為連接垂直連接結構。

相關申請的交叉引用

本申請要求于2021年11月25日提交至韓國知識產權局的韓國申請第10-2021-0164534號的優先權，其整體通過引用并入本文中。

技術領域

各種實施例總體上涉及半導體集成電路技術，更具體地，涉及一種能夠在混合鍵合工藝之后測試鍵合錯誤的堆疊型半導體器件，以及制造該堆疊型半導體器件的方法。

背景技術

隨著高集成電路器件的不斷發展，集成電路器件的間距尺寸可以減小。因此，也可以開發高集成電路器件的封裝技術。封裝技術可以包括：球柵陣列(BGA)、芯片級封裝(CSP)、晶片級封裝(WLP)、三維封裝、系統級封裝(SIP)等。

目前，可以提出一種三維堆疊型封裝。可以通過將晶片彼此鍵合然后切割鍵合的晶片以形成封裝來形成三維堆疊型封裝。封裝工藝可以在晶片單元處執行，使得可以減少制造工藝并且封裝可以分別具有小尺寸。

發明內容

在一個實施例中，一種堆疊型半導體器件可以包括堆疊晶片結構和導電路徑。所述堆疊晶片結構可以包括彼此混合鍵合的多個晶片。所述晶片中的每一個可以包括一個或更多半導體芯片。所述導電路徑可以包括多個垂直連接結構和一個或更多水平連接結構。所述多個垂直連接結構形成為穿過所述堆疊晶片結構。所述水平連接結構可以被配置為連接垂直連接結構。

在一個實施例中，堆疊型半導體器件可以包括第一晶片、第二晶片、導電路徑、發送器和接收器。所述第一晶片和所述第二晶片可以通過多個鍵合圖案彼此鍵合，所述多個鍵合圖案包括多個層。所述第一晶片和所述第二晶片中的每一個可以包括一個或更多半導體芯片。所述導電路徑可以被配置為延伸穿過所述第一晶片和所述第二晶片。所述發送器可以與所述導電路徑的第一端連接以接收測試電壓。所述接收器可以與所述導電路徑的第二端連接以檢測由所述測試電壓產生的電流。

在一個實施例中，根據一種制造堆疊型半導體器件的方法，可以通過將多個晶片混合鍵合來形成鍵合的晶片。可以通過將測試偏壓(電壓)施加至穿過所述鍵合的晶片的導電路徑來將測試電流提供至所述鍵合的晶片，其中，所述導電路徑中的開路導致零安培的測試電流。可以通過對測試電流進行測量來確定所述鍵合的晶片的鍵合錯誤。可以將所述鍵合的晶片切割成多個半導體芯片。然后可以將所述半導體芯片中的每一個進行封裝。

在一個實施例中，堆疊型半導體器件可以包括堆疊晶片結構，所述堆疊晶片結構包括多個晶片。所述多個晶片可以彼此混合鍵合。多個連接結構可以位于所述多個晶片的每一個中。所述多個連接結構可以形成用于測試電流的導電路徑，所述導電路徑將所述多個晶片互連。

附圖說明

通過以下結合附圖的詳細描述，將更清楚地理解本公開主題的以上和其他方面、特征和優點，其中：

圖1是示出根據示例性實施例的堆疊型半導體器件的立體圖；

圖2A和圖2B是示出根據示例性實施例的堆疊型半導體器件中的晶片的上表面和底表面的平面圖；

圖3是示出根據示例性實施例的多個鍵合的半導體芯片的立體圖；

圖4A是示出根據示例性實施例的應用了面對面鍵合工藝的堆疊型半導體器件的立體圖；

圖4B是示出根據示例性實施例的應用了背對背鍵合工藝的堆疊型半導體器件的立體圖；

圖5A是示出根據示例性實施例的堆疊型半導體器件中的第一晶片的半導體芯片的平面圖；