[發明專利]堆疊型半導體器件及其制造方法

在審

• 申請號: 202210837313.7
• 申請日: 2022-07-15
• 公開（公告）號: CN116190358A
• 公開（公告）日: 2023-05-30
• 發明（設計）人: 宋星輝
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H10B80/00;H01L23/538;H01L21/56;H01L21/60;H01L21/66;H01L23/31;H01L23/498
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 許偉群;李少丹

1.一種堆疊型半導體器件，包括：

堆疊晶片結構，其包括彼此混合鍵合的多個晶片，所述晶片中的每一個包括一個或更多半導體芯片；以及

導電路徑，其包括多個垂直連接結構和一個或更多水平連接結構，所述多個垂直連接結構形成為穿過所述堆疊晶片結構，所述一個或更多水平連接結構連接所述垂直連接結構。

2.根據權利要求1所述的堆疊型半導體器件，其中，所述水平連接結構包括上水平連接結構和下水平連接結構，所述上水平連接結構與所述多個垂直連接結構中的垂直連接結構的上端連接，所述下水平連接結構與所述垂直連接結構的下端連接，

其中，所述上水平連接結構將所述垂直連接結構連接至第一相鄰垂直連接結構，以及

其中，所述下水平連接結構將所述垂直連接結構連接至第二相鄰垂直連接結構，所述第二相鄰垂直連接結構不同于所述第一相鄰垂直連接結構。

3.根據權利要求2所述的堆疊型半導體器件，其中，所述上水平連接結構和所述下水平連接結構位于不同的晶片中。

4.根據權利要求2所述的堆疊型半導體器件，其中，所述上水平連接結構與所述下水平連接結構不交疊。

5.根據權利要求1所述的堆疊型半導體器件，其中，所述垂直連接結構包括形成為穿過每個晶片的子垂直連接結構，以及

其中，所述子垂直連接結構中的每一個包括：

硅通孔TSV，其形成在所述半導體芯片中；

監控圖案，其布置在所述TSV中；

多層導電接線，其布置在所述半導體芯片中，以將所述TSV電連接至所述監控圖案；以及

混合鍵合圖案，其形成在所述監控圖案上。

6.根據權利要求5所述的堆疊型半導體器件，其中，所述鍵合圖案包括銅層。

7.根據權利要求5所述的堆疊型半導體器件，其中，所述鍵合圖案包括交替布置的至少一個金屬圖案和至少一個絕緣圖案。

8.根據權利要求5所述的堆疊型半導體器件，其中，所述水平連接結構從所述多層導電接線中的層延伸。

9.根據權利要求1所述的堆疊型半導體器件，其中，所述導電路徑在所述半導體芯片的主區域和所述半導體芯片的邊緣區域中的一個或兩個中。

10.根據權利要求9所述的堆疊型半導體器件，其中，至少一個測試焊盤在所述半導體芯片的所述邊緣區域或所述主區域中。

11.根據權利要求1所述的堆疊型半導體器件，其中，所述水平連接結構中的至少一個連接相鄰的垂直連接結構。

12.一種堆疊型半導體器件，包括：

第一晶片和第二晶片，所述第一晶片和所述第二晶片通過多個鍵合圖案彼此鍵合，所述多個鍵合圖案包括多個層，以及所述第一晶片和所述第二晶片中的每一個包括一個或更多半導體芯片；

導電路徑，其延伸穿過所述第一晶片和所述第二晶片；

發送器，其與所述導電路徑的第一端連接以接收測試電壓；以及

接收器，其與所述導電路徑的第二端連接以檢測從所述測試電壓產生的電流。

13.根據權利要求12所述的堆疊型半導體器件，其中，所述導電路徑包括：

多個垂直連接結構，其形成為穿過所述第一晶片和所述第二晶片；以及

多個水平連接結構，其將所述垂直連接結構彼此連接。