[發明專利]用于高運算速度的累加器

在審

• 申請號: 202210836192.4
• 申請日: 2022-07-15
• 公開（公告）號: CN116225368A
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 李性柱
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G06F7/501
• 分類號: G06F7/501;G06F7/523;G06F7/57;G06N3/063
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 許偉群;李少丹

1.一種累加器，包括：

輸入鎖存電路，其包括能夠鎖存和輸出輸入數據的第一輸入鎖存器、能夠鎖存和輸出奇數鎖存數據的第二輸入鎖存器以及能夠鎖存和輸出偶數鎖存數據的第三輸入鎖存器；

累加電路，其被配置為將所述輸入數據與從所述輸入鎖存電路輸出的所述奇數鎖存數據相加以輸出奇數累加數據，并且被配置為將所述輸入數據與所述偶數鎖存數據相加以輸出偶數累加數據；以及

輸出鎖存電路，其包括能夠鎖存從所述累加電路輸出的奇數累加數據并輸出所述奇數鎖存數據的第一輸出鎖存器，以及包括能夠鎖存從所述累加電路輸出的所述偶數累加數據并輸出所述偶數鎖存數據的第二輸出鎖存器。

2.根據權利要求1所述的累加器，其中，所述第一輸入鎖存器：

包括能夠接收所述輸入數據的輸入端、能夠接收第一時鐘信號的時鐘輸入端以及耦接至所述累加電路的第一輸入端的輸出端，并且

被配置為與所述第一時鐘信號同步地通過所述輸出端向所述累加電路發送所述輸入數據。

3.根據權利要求2所述的累加器，其中，所述第二輸入鎖存器：

包括能夠接收所述奇數鎖存數據的輸入端、能夠接收第二時鐘信號的時鐘輸入端以及耦接至所述累加電路的第二輸入端的輸出端，并且

被配置為與所述第二時鐘信號同步地通過所述輸出端將所述奇數鎖存數據傳送至所述累加電路。

4.根據權利要求3所述的累加器，其中，所述第三輸入鎖存器：

包括能夠接收所述偶數鎖存數據的輸入端、能夠接收第三時鐘信號的時鐘輸入端以及耦接至所述累加電路的所述第二輸入端的輸出端，以及

被配置為與所述第三時鐘信號同步地通過所述輸出端將所述偶數鎖存數據傳送至所述累加電路。

5.根據權利要求4所述的累加器，

其中，所述第二時鐘信號具有與所述第一時鐘信號的奇數編號脈沖相同的脈沖，并且

其中，所述第三時鐘信號具有與所述第一時鐘信號的偶數編號脈沖相同的脈沖。

6.根據權利要求5所述的累加器，

其中，所述累加電路包括能夠輸出所述奇數累加數據的第一輸出端和能夠輸出所述偶數累加數據的第二輸出端，以及

其中，所述累加電路的第一輸出端耦接至所述第一輸出鎖存器的輸入端，并且所述累加電路的第二輸出端耦接至所述第二輸出鎖存器的輸入端。

7.根據權利要求6所述的累加器，

其中，所述輸入數據具有由第一符號位、第一指數位和第一尾數位組成的浮點格式，

其中，所述奇數鎖存數據和所述偶數鎖存數據中的每一個具有由第二符號位、第二指數位和第二尾數位組成的浮點格式，

其中，所述奇數累加數據和所述偶數累加數據中的每一個具有由第三符號位、第三指數位和第三尾數位組成的浮點格式，并且

其中，所述累加電路包括：

指數運算電路，其被配置為對從所述輸入鎖存電路發送的第一指數位和第二指數位執行指數計算運算，并且生成最大指數位、第一移位位和第二移位位；

尾數運算電路，其被配置為對所述第一尾數位和所述第二尾數位執行尾數計算運算，并且生成第三符號位和中間尾數加法位；以及

歸一化器，其被配置為利用所述最大指數位、所述中間尾數加法位和所述第三符號位執行歸一化運算，并且生成所述第三指數位和所述第三尾數位。