[發(fā)明專利]一種芯片掃描測試方法

在審

• 申請?zhí)枺?/td>: 202210805917.3
• 申請日: 2022-07-08
• 公開（公告）號: CN115078972A
• 公開（公告）日: 2022-09-20
• 發(fā)明（設計）人: 劉亞東
• 申請（專利權）人: 上海立可芯半導體科技有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 朱方杰;駱希聰

本發(fā)明提供一種芯片掃描測試方法，包括：根據芯片組成模塊的時鐘激勵頻率參數添加相應的片上時鐘模塊，并連接形成第一掃描測試電路；獲取不同的片上時鐘模塊之間的時序路徑數量；判斷每兩個片上時鐘模塊之間雙向的時序路徑數量是否為零；如果為零，則基于合并規(guī)則確定是否將所述兩個片上時鐘模塊合并為一個片上時鐘模塊；如果確定合并，則基于合并后的片上時鐘模塊連接形成第二掃描測試電路，并基于合并后的片上時鐘模塊生成相應的掃描測試向量。本發(fā)明能夠實現減少芯片測試成本，縮短測試所需時間，提高芯片測試的效率。

技術領域

本發(fā)明主要涉及集成電路測試領域，尤其涉及一種芯片掃描測試方法。

背景技術

隨著集成電路設計越來越復雜，設計中的高頻時鐘越來越多，為了完成芯片掃描測試(或稱為scan測試)，就需要對每一路高頻時鐘插入一個片上時鐘(On Chip Clocking，OCC)電路結構。當高頻時鐘需求增多時，需要插入的OCC模塊就會增多，從而增加芯片面積和設計復雜度。并且，OCC模塊數量越多，產生的測試向量數量也就越多，從而導致測試時間變長，測試成本增加。

發(fā)明內容

本發(fā)明要解決的技術問題是提供一種芯片掃描測試方法，實現片上時鐘模塊的合并精簡，提高測試效率。

為解決上述技術問題，本發(fā)明提供了一種芯片掃描測試方法，包括：根據芯片組成模塊的時鐘激勵頻率參數添加相應的片上時鐘模塊，并連接形成第一掃描測試電路；獲取不同的片上時鐘模塊之間的時序路徑數量；判斷每兩個片上時鐘模塊之間雙向的時序路徑數量是否為零；如果為零，則基于合并規(guī)則確定是否將所述兩個片上時鐘模塊合并為一個片上時鐘模塊；如果確定合并，則基于合并后的片上時鐘模塊連接形成第二掃描測試電路，并基于合并后的片上時鐘模塊生成相應的掃描測試向量。

在本發(fā)明的一實施例中，如果判斷兩個片上時鐘模塊之間雙向的時序路徑數量為零，則計算所述兩個片上時鐘模塊的時鐘頻率相對差值；如果所述相對差值大于零且小于等于第一閾值比例，則將所述兩個片上時鐘模塊中較高頻率的片上時鐘模塊作為合并后的片上時鐘模塊；如果所述相對差值大于第一閾值比例且小于等于第二閾值比例，則將所述兩個片上時鐘模塊中較低頻率的片上時鐘模塊作為合并后的片上時鐘模塊

在本發(fā)明的一實施例中，基于時序分析工具獲取同的片上時鐘模塊之間的時序路徑數量。

在本發(fā)明的一實施例中，基于合并后的片上時鐘模塊生成相應的掃描測試向量包括：基于合并后的片上時鐘模塊，通過APTG工具生成相應的掃描測試向量。

在本發(fā)明的一實施例中，所述掃描測試向量用于芯片掃描測試中捕獲模式下的測試。

在本發(fā)明的一實施例中，所述第一閾值比例為百分之十，所述第二閾值比例為百分之五十。

在本發(fā)明的一實施例中，所述片上時鐘模塊經過組合邏輯電路連接至所述芯片組成模塊的時鐘輸入端。

在本發(fā)明的一實施例中，所述芯片包括處理器芯片、存儲芯片、圖像處理芯片或射頻芯片。

與現有技術相比，本發(fā)明具有以下優(yōu)點：本申請的技術方案，在不影響時序路徑，即不增加物理設計難度的情況下，通過合理地對片上時鐘模塊(更具體地為高頻時鐘)進行合并，從而減少片上時鐘模塊數目，實現減少測試成本，縮短測試所需時間，提高芯片測試的效率。

附圖說明

附圖是為提供對本申請進一步的理解，它們被收錄并構成本申請的一部分，附圖示出了本申請的實施例，并與本說明書一起起到解釋本申請原理的作用。附圖中：

圖1是本申請一實施例的芯片掃描測試方法流程圖。

圖2是本申請一實施例的第一掃描測試電路的示意圖。

圖3是本申請一實施例的第二掃描測試電路的示意圖。

圖4是本申請一實施例的信號的時序路徑分析示意圖。