[發明專利]半導體存儲器裝置和半導體存儲器裝置的制造方法

在審

• 申請號: 202210799317.0
• 申請日: 2022-07-08
• 公開（公告）號: CN115623788A
• 公開（公告）日: 2023-01-17
• 發明（設計）人: 崔元根
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H10B43/27
• 分類號: H10B43/27;H10B43/35;H10B43/10;H10B41/27;H10B41/35;H10B41/10
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 原宏宇;張美芹

1.一種半導體存儲器裝置，所述半導體存儲器裝置包括：

第一溝道結構，所述第一溝道結構在第一方向上延伸；

第二溝道結構，所述第二溝道結構在所述第一方向上延伸；

第三溝道結構，所述第三溝道結構在所述第一方向上延伸，其中，所述第三溝道結構設置在所述第一溝道結構和所述第二溝道結構之間；以及

多個導電層，所述多個導電層圍繞所述第一溝道結構、所述第二溝道結構和所述第三溝道結構，

其中，所述多個導電層在所述第一方向上層疊，并且在所述第一方向上彼此間隔開，并且

其中，所述第三溝道結構與所述第一溝道結構間隔開，并且所述多個導電層未插置在所述第三溝道結構和所述第一溝道結構之間，并且

其中，所述第三溝道結構與所述第二溝道結構間隔開，并且所述多個導電層未插置在所述第三溝道結構和所述第二溝道結構之間。

2.根據權利要求1所述的半導體存儲器裝置，其中，所述第三溝道結構比所述第一溝道結構和所述第二溝道結構在橫向上更加突出。

3.根據權利要求1所述的半導體存儲器裝置，所述半導體存儲器裝置還包括：

第一存儲器層，所述第一存儲器層位于所述多個導電層中的每一個和所述第一溝道結構之間；

第二存儲器層，所述第二存儲器層位于所述多個導電層中的每一個和所述第二溝道結構之間；以及

第三存儲器層，所述第三存儲器層設置在所述多個導電層中的每一個和所述第三溝道結構之間，所述第三存儲器層圍繞所述第三溝道結構的外側壁。

4.根據權利要求3所述的半導體存儲器裝置，其中，所述第一存儲器層和所述第二存儲器層中的每一個與所述第三存儲器層形成公共平面。

5.根據權利要求3所述的半導體存儲器裝置，所述半導體存儲器裝置還包括：

第一插置絕緣層，所述第一插置絕緣層位于所述第三存儲器層和所述第一溝道結構之間；以及

第二插置絕緣層，所述第二插置絕緣層位于所述第三存儲器層和所述第二溝道結構之間。

6.根據權利要求1所述的半導體存儲器裝置，所述半導體存儲器裝置還包括連接到所述第一溝道結構的摻雜半導體結構，其中，所述摻雜半導體結構連接到所述第二溝道結構，并且其中，所述摻雜半導體結構連接到所述第三溝道結構，

其中，所述摻雜半導體結構包括：

下部摻雜半導體層，所述下部摻雜半導體層與所述多個導電層交疊；以及

溝道接觸結構，所述溝道接觸結構設置在所述多個導電層和所述下部摻雜半導體層之間，其中，所述溝道接觸結構與所述第一溝道結構的側壁接觸，其中，所述溝道接觸結構與所述第二溝道結構的側壁接觸，并且其中，所述溝道接觸結構與所述第三溝道結構的側壁接觸。

7.根據權利要求6所述的半導體存儲器裝置，

其中，所述第三溝道結構比所述第一溝道結構更加突出到所述下部摻雜半導體層的內部，并且

其中，所述第三溝道結構比所述第二溝道結構更加突出到所述下部摻雜半導體層的內部。

8.根據權利要求6所述的半導體存儲器裝置，所述半導體存儲器裝置還包括插置在所述第三溝道結構和所述下部摻雜半導體層之間的第一下部插置絕緣層。

9.根據權利要求1所述的半導體存儲器裝置，所述半導體存儲器裝置還包括連接到所述第一溝道結構的摻雜半導體結構，其中，所述摻雜半導體結構連接到所述第二溝道結構，并且其中，所述摻雜半導體結構連接到所述第三溝道結構，

其中，所述摻雜半導體結構與所述第一溝道結構的端部接觸，

其中，所述摻雜半導體結構與所述第二溝道結構的端部接觸，并且

其中，所述摻雜半導體結構與所述第三溝道結構的端部接觸。