[發明專利]TDDB性能提升的金屬電容結構及其制造方法

有效

• 申請號: 202210737831.1
• 申請日: 2022-06-28
• 公開（公告）號: CN114823640B
• 公開（公告）日: 2022-09-20
• 發明（設計）人: 廖軍;洪明杰
• 申請（專利權）人: 廣州粵芯半導體技術有限公司
• 主分類號: H01L23/64
• 分類號: H01L23/64;H01L49/02;H01G4/33;H01G4/012;H01G4/06
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 羅泳文

本發明提供一種TDDB性能提升的金屬電容結構及其制造方法，所述制造方法利用二次刻蝕工藝，通過先在介質層上形成凹部，選擇性增加了電容區外圍的介質層厚度，在后續刻蝕工藝基于與凹部的側壁界定的空間重合的圖形區對沉積的底層金屬層進行刻蝕，實現所述上電極與位于電容區內介質層的邊界自對準，還避免了靠近電容區的介質層邊緣底部偏薄的現象，從而在刻蝕制程上改善TDDB性能。本發明的金屬電容結構中，上電極耦接在介質層第二主面的凹部內，位于電容區外圍的非電容區的介質層表面不低于所述電容區的介質層表面，降低了金屬電容中絕緣層的留存較少而影響與層間介質層之間界面的材料致密性，從而改善TDDB性能。

技術領域

本發明涉及一種半導體器件制造領域，尤其涉及一種金屬電容結構及其制備方法。

背景技術

金屬電容（metal-insulator-metal，MIM），由于其寄生電阻小，廣泛應用于模擬電路和射頻電路中。不同的應用需求，對金屬電容的寄生電阻要求也不同。例如在射頻電路的應用中，由于頻率高（GHz），其容抗較低，寄生電阻在整個金屬電容的總阻抗較高，需要盡量降低。但對低頻的模擬電路。在面板驅動芯片的應用中，金屬電容用作電荷泵的存儲，需要較高的擊穿電壓，相應地對金屬電容的時間依賴介質擊穿（Time Dependent DielectricBreakdown，TDDB）電壓要求較高。

圖1為現有技術中金屬電容結構的截面示意圖，器件會占用兩層金屬：底層金屬基板110和頂層金屬層130，其中底層金屬基板110一般用半導體制造工藝的后端互連金屬層，底層金屬基板與頂層金屬層之間設置有一層介質層，該介質層的厚度決定單位面積的電容值，具體而言，介質層越薄，電容值越大，但器件的擊穿電壓越低，或者在工作電壓下的可靠性性能越差。通常，TDDB是評價電介質層質量的可靠性指標之一，金屬電容的結構設計和制造工藝等因素皆會影響TDDB性能，而在底層金屬足夠平整以及介質層缺陷密度低，則金屬電容結構（MiM）的擊穿電壓以及TDDB性能主要受限于頂層金屬刻蝕。

因此，需要提供一種金屬電容結構及其制造方法以滿足以TDDB性能表征的介質耐久度和器件可靠性的需求。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種TDDB性能提升的金屬電容結構及其制造方法，用于解決現有技術中金屬電容結構刻蝕工藝導致的TDDB性能下降等問題。

為實現上述目的及其他相關目的，本發明提供了一種提升金屬電容結構的TDDB性能的方法，所述方法包括：

提供一基底，所述基底上設置有底層金屬層和介質層，所述底層金屬層耦接到所述介質層的第一主面；

于所述介質層與所述第一主面相對的第二主面上界定電容區，包括以下步驟：

在所述介質層的第二主面上進行光刻以定義出第一圖形區；

基于所述第一圖形區在所述介質層中刻蝕出凹部，所述凹部的底部對應于電容區的絕緣層；

于所述介質層的第二表面上覆蓋頂層金屬層；

在所述頂層金屬層進行光刻以定義出第二圖形區，所述第二圖形區與所述凹部的內側壁界定的空間重合；和

基于所述第二圖形區對所述頂層金屬層進行刻蝕，使所述頂層金屬層圖形化以形成電容區的上電極，所述上電極與電容區內介質層的邊界自對準，所得的非電容區內介質層的厚度不小于所述電容區的絕緣層的厚度。

可選地，通過等離子體刻蝕工藝對所述介質層進行刻蝕以于所述介質層上界定出電容區，所述電容區內各處介質層厚度一致。

可選地，通過等離子體刻蝕工藝基于所述第二圖形區對所述頂層金屬層進行刻蝕，非電容區內頂層金屬層被刻蝕的速率不同，靠近所述電容區邊緣的頂層金屬層被刻蝕的速率大于位于非電容區中間區域的頂層金屬層被刻蝕的速率。