[發(fā)明專利]一種芯粒化網(wǎng)絡(luò)處理器架構(gòu)

在審

• 申請(qǐng)?zhí)枺?/td>: 202210702099.4
• 申請(qǐng)日: 2022-06-21
• 公開（公告）號(hào): CN114827053A
• 公開（公告）日: 2022-07-29
• 發(fā)明（設(shè)計(jì)）人: 楊惠;李韜;孫志剛;呂高鋒;劉汝霖;熊智挺;卓超;全巍;李存祿;趙國(guó)鴻
• 申請(qǐng)（專利權(quán)）人: 中國(guó)人民解放軍國(guó)防科技大學(xué)
• 主分類號(hào): H04L49/10
• 分類號(hào): H04L49/10;H04L49/111;H04L69/00;H04L69/22
• 代理公司: 湖南思博達(dá)律師事務(wù)所 43230
• 代理人: 蘇芳

本發(fā)明公開了一種芯粒化網(wǎng)絡(luò)處理器架構(gòu)，包括芯?；W(wǎng)絡(luò)、FPGA加速模塊、多核處理器陣列和可配置交換芯片；芯粒化網(wǎng)絡(luò)包括三個(gè)數(shù)據(jù)平面，F(xiàn)PGA加速模塊、多核處理器陣列和可配置交換芯片分別對(duì)應(yīng)承載其中一個(gè)數(shù)據(jù)平面；可配置交換芯片分別與多核處理器陣列和FPGA加速模塊連接；多核處理器陣列與FPGA加速模塊連接；可配置交換芯片用于實(shí)現(xiàn)數(shù)據(jù)快速轉(zhuǎn)發(fā)；FPGA加速模塊用于實(shí)現(xiàn)功能加速；多核處理器陣列用于深度處理。該架構(gòu)可以有效降低通信開銷以及時(shí)間開銷，進(jìn)一步實(shí)現(xiàn)該芯粒化網(wǎng)絡(luò)處理架構(gòu)性能、功能的優(yōu)化布局與處理性能提高。

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)網(wǎng)絡(luò)通信技術(shù)領(lǐng)域，特別是涉及一種芯?；W(wǎng)絡(luò)處理器架構(gòu)。

背景技術(shù)

傳統(tǒng)的高性能網(wǎng)絡(luò)處理器采用主流的run to completion架構(gòu)，普遍采用類似匯編的微碼編程，存在可編程性較差的問題。為提高NP的編程能力，打造網(wǎng)絡(luò)處理生態(tài)環(huán)境。在商用NP市場(chǎng)，PowerPC和MIPS基本退出NP舞臺(tái)，商用高性能網(wǎng)絡(luò)處理器如Freescale的LX2160，Marvell的CN9XXX系列網(wǎng)絡(luò)處理器，內(nèi)部結(jié)構(gòu)均廣泛采用將通用多核處理模塊、可配置接口、硬件加速器引擎三大部分，通過內(nèi)部系統(tǒng)高性能總線互聯(lián)，單片集成方式構(gòu)建，基于先進(jìn)的系統(tǒng)架構(gòu)和加速引擎設(shè)計(jì)兩個(gè)層面保障性能和功能，通過多次流片驗(yàn)證，具有較大的研發(fā)成本壓力。其中，多核處理器模塊部分，隨著指令集的日趨集中化，基本統(tǒng)一成ARM指令集，廣泛集成支持arm v8架構(gòu)的高性能通用多核。然而一個(gè)成熟的CPU團(tuán)隊(duì)，需要80人左右維護(hù)，單片集成arm處理器核，還涉及arm知識(shí)產(chǎn)權(quán)相關(guān)問題。接口模塊部分，網(wǎng)絡(luò)處理器通常會(huì)把控制器（以太網(wǎng)，SATA，PCIe等）和高速串行總線口Serdes復(fù)用，做成可配置的模式，提高控制器利用率，節(jié)省面積。高速串行總線設(shè)計(jì)常會(huì)伴有各種串?dāng)_，噪聲，抖動(dòng)等問題，影響流片成功率。硬件加速器部分，同樣需要多次流片才能成熟，相對(duì)于通用多核來說較難理解和應(yīng)用。這些因素都影響了NP的迭代周期，使之不能完全依據(jù)設(shè)備和應(yīng)用需求的推進(jìn)速度同步、快速的迭代和開發(fā)。電信行業(yè)的開發(fā)周期普遍較長(zhǎng)，網(wǎng)絡(luò)處理器芯片從立項(xiàng)到量產(chǎn)，至少需要5年時(shí)間，供貨周期更是長(zhǎng)達(dá)15年。

業(yè)界也提出了基于可編程交換芯片構(gòu)建核心路由器的解決方案，采用Pipeline結(jié)構(gòu)，替代網(wǎng)絡(luò)處理器，簡(jiǎn)化數(shù)據(jù)平面?？删幊探粨Q芯片集成彈性延伸的可編程流水線，提供更大的緩沖、更大的表項(xiàng)、更好的遙測(cè)和編程功能。然而，交換芯片對(duì)快速涌現(xiàn)的新技術(shù)實(shí)現(xiàn)硬件編程支持較弱，靈活性較差。主流的單片網(wǎng)絡(luò)處理器，包括交換芯片替代難以在高性能、確定性、靈活性以及研制周期方面取得良好折衷。

因此，提供一種能夠有效的利用多芯片的靈活重組，提供性能、功能的優(yōu)化布局，從而支持更快的迭代周期和隨需而變的業(yè)務(wù)部署能力的芯?；W(wǎng)絡(luò)處理器架構(gòu)是本領(lǐng)域技術(shù)人員亟待解決的問題。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種芯粒化網(wǎng)絡(luò)處理器架構(gòu)，現(xiàn)有技術(shù)中架構(gòu)功能、性能布局較差，靈活性不足，不足以支持較快的迭代周期和動(dòng)態(tài)變化的業(yè)務(wù)附屬能力的技術(shù)問題。

基于以上目的，本發(fā)明提供的技術(shù)方案如下：

一種芯粒化網(wǎng)絡(luò)處理器架構(gòu)，包括芯?；W(wǎng)絡(luò)、FPGA加速模塊、多核處理器陣列和可配置交換芯片；

所述芯?；W(wǎng)絡(luò)包括三個(gè)數(shù)據(jù)平面，所述FPGA加速模塊、所述多核處理器陣列和所述可配置交換芯片分別對(duì)應(yīng)承載其中一個(gè)所述數(shù)據(jù)平面；

所述可配置交換芯片分別與所述多核處理器陣列和所述FPGA加速模塊連接；

所述多核處理器陣列與所述FPGA加速模塊連接；

所述可配置交換芯片用于實(shí)現(xiàn)數(shù)據(jù)快速轉(zhuǎn)發(fā)；

所述FPGA加速模塊用于實(shí)現(xiàn)功能加速；

所述多核處理器陣列用于深度處理。

優(yōu)選地，所述可配置交換芯片包括：第一網(wǎng)絡(luò)接口、解析模塊、匹配模塊、執(zhí)行模塊和第二網(wǎng)絡(luò)接口；

所述第一網(wǎng)絡(luò)接口用于獲取用戶輸入的報(bào)文類型的待處理數(shù)據(jù)；

所述解析模塊用于解析所述待處理報(bào)文；