[發(fā)明專利]一種芯粒化網(wǎng)絡處理器架構

在審

• 申請?zhí)枺?/td>: 202210702099.4
• 申請日: 2022-06-21
• 公開（公告）號: CN114827053A
• 公開（公告）日: 2022-07-29
• 發(fā)明（設計）人: 楊惠;李韜;孫志剛;呂高鋒;劉汝霖;熊智挺;卓超;全巍;李存祿;趙國鴻
• 申請（專利權）人: 中國人民解放軍國防科技大學
• 主分類號: H04L49/10
• 分類號: H04L49/10;H04L49/111;H04L69/00;H04L69/22
• 代理公司: 湖南思博達律師事務所 43230
• 代理人: 蘇芳

1.一種芯粒化網(wǎng)絡處理器架構，其特征在于，包括芯粒化網(wǎng)絡、FPGA加速模塊、多核處理器陣列和可配置交換芯片；

所述芯粒化網(wǎng)絡包括三個數(shù)據(jù)平面，所述FPGA加速模塊、所述多核處理器陣列和所述可配置交換芯片分別對應承載其中一個所述數(shù)據(jù)平面；

所述可配置交換芯片分別與所述多核處理器陣列和所述FPGA加速模塊連接；

所述多核處理器陣列與所述FPGA加速模塊連接；

所述可配置交換芯片用于實現(xiàn)數(shù)據(jù)快速轉發(fā)；

所述FPGA加速模塊用于實現(xiàn)功能加速；

所述多核處理器陣列用于深度處理。

2.如權利要求1所述的芯粒化網(wǎng)絡處理器架構，其特征在于，所述可配置交換芯片包括：第一網(wǎng)絡接口、解析模塊、匹配模塊、執(zhí)行模塊和第二網(wǎng)絡接口；

所述第一網(wǎng)絡接口用于獲取用戶輸入的報文類型的待處理數(shù)據(jù)；

所述解析模塊用于解析待處理報文；

所述匹配模塊用于判斷解析后的報文是否命中預設規(guī)則表；

所述執(zhí)行模塊用于處理已命中預設規(guī)則表的所述解析后的報文；

所述第二網(wǎng)絡接口用于將處理后的報文發(fā)送至用戶。

3.如權利要求2所述的芯粒化網(wǎng)絡處理器架構，其特征在于，還包括緩沖區(qū)；

所述解析模塊用于解析所述待處理報文具體為：

所述解析模塊用于將待處理報文解析為元數(shù)據(jù)和數(shù)據(jù)包；

所述解析模塊還用于將所述元數(shù)據(jù)發(fā)送給所述匹配模塊；

所述解析模塊還用于將所述數(shù)據(jù)包發(fā)送至所述緩沖區(qū)。

4.如權利要求3所述的芯粒化網(wǎng)絡處理器架構，其特征在于，所述匹配模塊還用于根據(jù)預設轉發(fā)規(guī)則，依次轉發(fā)未命中預設規(guī)則表的所述解析后的報文至所述FPGA加速模塊和所述多核處理器陣列。

5.如權利要求4所述的芯粒化網(wǎng)絡處理器架構，其特征在于，所述匹配模塊還用于當所述FPGA加速模塊和所述多核處理器陣列均處理完成后，更新所述預設規(guī)則表。

6.如權利要求2所述的芯粒化網(wǎng)絡處理器架構，其特征在于，所述FPGA加速模塊包括邏輯模塊；

所述邏輯模塊包括第一邏輯模塊和第二邏輯模塊；

所述第一邏輯模塊用于存儲控制相關的處理邏輯；

所述第二邏輯模塊用于存儲用戶自定義處理邏輯。

7.如權利要求6所述的芯粒化網(wǎng)絡處理器架構，其特征在于，所述多核處理器陣列包括多個處理器核；

所述處理器核用于將制定報文的所述預設規(guī)則表；

所述處理器核還用于將已制定完成的所述預設規(guī)則表發(fā)送至FPGA加速模塊或所述可配置交換芯片。

8.如權利要求7所述的芯粒化網(wǎng)絡處理器架構，其特征在于，所述多核處理器陣列中多個所述處理器核配置為流水線處理模式；

或所述多核處理器陣列中多個所述處理器核配置為RTC處理模式。

9.如權利要求8所述的芯粒化網(wǎng)絡處理器架構，其特征在于，所述執(zhí)行模塊用于處理已命中預設規(guī)則表的所述解析后的報文具體為：

所述執(zhí)行模塊用于將所述已命中預設規(guī)則表的所述解析后的報文分為元數(shù)據(jù)與數(shù)據(jù)包；

所述執(zhí)行模塊用于將所述元數(shù)據(jù)與所述數(shù)據(jù)包發(fā)送至所述FPGA加速模塊；

所述FPGA加速模塊用于根據(jù)所述邏輯模塊中的處理邏輯處理所述數(shù)據(jù)包，并將處理后的所述數(shù)據(jù)包和所述元數(shù)據(jù)發(fā)送至所述多核處理器陣列；

所述多核處理器陣列用于取出所述元數(shù)據(jù)，并將處理后的所述數(shù)據(jù)包轉發(fā)至所述執(zhí)行模塊。