[發明專利]L2中bypass的實現方法及系統

在審

• 申請號: 202210670307.7
• 申請日: 2022-06-14
• 公開（公告）號: CN114996016A
• 公開（公告）日: 2022-09-02
• 發明（設計）人: 李長林;劉磊
• 申請（專利權）人: 廣東賽昉科技有限公司
• 主分類號: G06F9/50
• 分類號: G06F9/50
• 代理公司: 上海邦德專利代理事務所(普通合伙) 31312
• 代理人: 崔雙雙

本發明涉及CPU技術領域，具體涉及一種L2中bypass的實現方法及系統，包括以下步驟：初始化，load miss請求分配到core readqueue中，請求參與并贏得仲裁，上pipeline；在pipeline中miss了L2,hit wrq，直接從wrq中load數據回來；更新L2tag_ram data_ram將數據返回給core，同時deallocate掉相應的outstanding writequeue相對應的entry項。本發明直接通過bypass獲得數據，不用多次上pipeline，把pipeline資源給其他的請求，大大提高了CPU的整體性能。本發明減小了L2對下一級memory的帶寬需求，更早完成icache和mmu的load miss的請求，減少上pipeline的次數。

技術領域

本發明涉及CPU技術領域，具體涉及一種L2中bypass的實現方法及系統。

背景技術

icache和mmu的load miss請求，如果在wrq，需要先block該請求，等wrq把數據寫入下一級memory后，L2再向下一級memory發出reload請求，等reload數據回來后，再上pipeline把realod回來的數據寫回L2 data_ram并把數據返回給icache或mmu，對于這種場景，icache和mmu的load miss請求可以直接從wrq中bypass的途徑拿到數據，從而減少對下一級memory的帶寬需求，同時減少為該請求上pipeline的次數，還能更早的完成icache和mmu的load miss的請求。

現有技術中，增加了L2對下一級memory的帶寬需求，完成icache和mmu的loadmiss的請求比較晚，上pipeline的次數太多，因此本文提供了一種L2中bypass的實現方法及系統。

發明內容

針對現有技術的不足，本發明公開了一種L2中bypass的實現方法及系統，用于解決上述問題。

本發明通過以下技術方案予以實現：

第一方面，本發明提供了一種L2中bypass的實現方法，包括以下步驟：

S1初始化，load miss請求分配到core read queue中，請求參與并贏得仲裁，上pipeline；

S2在pipeline中miss了L2,hit wrq，直接從wrq中load數據回來；

S3更新L2 tag_ram data_ram將數據返回給core，同時deallocate掉相應的outstanding write queue相對應的entry項。

更進一步的，所述方法中，wrq直接bypass數據給load miss請求，則hit wrq直接從wrq中load數據回來。

更進一步的，所述方法中，L2進行工作時包括以下步驟：

T1接收來自core和外部extend的請求，同時收來自CRQ CWQ EPQ ORQ EFQ CPQ的請求，并選出其中的一個請求進入pipeline；

T2根據請求的類型和當前L2中TAG信息及MESI狀態信息，生成相關分配方案；

T3通過L2向下游memory發出讀請求或寫請求，并由下游memory返回reload data回填到EFQ；

T4通過EFQ上L2de pipeline，將reload回來的數據寫入L2$中，同時將數據return給請求的core。

更進一步的，所述方法中，L2接收來自core和外部extend的請求，包括接收來自core的read請求，放在CRQ中；接收來自core的write請求，放在CWQ中；接收來自外部的probe請求，放在EPQ中。