[發明專利]一種支持多模式切換的堆疊SRAM電路及其控制方法

有效

• 申請號: 202210604913.9
• 申請日: 2022-05-31
• 公開（公告）號: CN114708891B
• 公開（公告）日: 2022-08-16
• 發明（設計）人: 李曉敏;張瀟宇;李晨陽
• 申請（專利權）人: 南京低功耗芯片技術研究院有限公司
• 主分類號: G11C5/14
• 分類號: G11C5/14
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 王慧

1.一種支持多模式切換的堆疊SRAM電路，其特征在于，包括支持數據保持狀態堆疊的雙電源SRAM模塊，低功耗模式切換控制電路和SRAM堆疊判決電路；所述支持數據保持狀態堆疊的雙電源SRAM模塊由上下兩片容量一致的SRAM構成，且頂層SRAM_1布局DNW埋層；所述低功耗模式切換控制電路由外部低頻時鐘控制，確保SRAM堆疊狀態的建立，并控制其它模式之間的轉換；所述SRAM堆疊判決電路，采用冗余單元追蹤PVT的變化，從而調整雙電源SRAM模塊的工作狀態；

所述低功耗模式切換控制電路包括第一睡眠控制信號(SLP)、第二睡眠控制信號(SD)、控制時鐘信號(CLK1)、鉗位電路控制信號(CLP)、兩個SRAM共有的門控信號(SLD)、SRAM_1的存儲陣列門控信號(SCD)、堆疊傳輸管的正相使能信號(EN)、堆疊傳輸管的反相使能信號(ENB)、第一觸發器(F1)、第二觸發器(F2)、第三觸發器(F3)、第四觸發器(F4)、第一反相器(I1)、第二反相器(I2)、第三反相器(I3)、第四反相器(I4)、第五反相器(I5)、第六反相器(I6)、第七反相器(I7)、第八反相器(I8)、第一緩沖門(B1)、第二緩沖門(B2)、第一與非門(A1)、第二與非門(A2)、第三與非門(A3)、第四與非門(A4)、第一或非門(O1)、第二或非門(O2)、第三或非門(O3)、第一與門(G1)、第一多路選擇器(M1)、第一NMOS管(N1)、第二NMOS管(N2)；

其中，第一睡眠控制信號(SLP)分別接在第一觸發器(F1)的數據輸入端、第一反相器(I1)的輸入端、第一多路選擇器(M1)的控制選擇端、第三與非門(A3)的輸入端、第二與非門(A2)的輸入端、第四與非門(A4)的輸入端、第三或非門(O3)的輸入端，第二睡眠控制信號(SD)分別接在第二反相器(I2)的輸入端、第八反相器(I8)的輸入端、第四與非門(A4)的輸入端、第一多路選擇器(M1)的輸入端、第一NMOS管(N1)的柵極、第二NMOS管(N2)的柵極，控制時鐘信號(CLK1)分別接在第四觸發器(F4)的時鐘輸入端、第一與門(G1)的輸入端，第一反相器(I1)的輸出端分別與第一觸發器(F1)的復位輸入端、第二觸發器(F2)的復位輸入端、第三觸發器(F3)的復位輸入端相接，第二反相器(I2)的輸出端接在第一與非門(A1)的輸入端，第一與非門(A1)的輸出端接在第一多路選擇器(M1)的輸入端，第一多路選擇器(M1)的輸出端分別接在第二或非門(O2)的輸入端、第一緩沖門(B1)的輸入端，第一緩沖門(B1)的輸出端接在第二或非門(O2)的輸入端，第二或非門(O2)的輸出端接在第三反相器(I3)的輸入端，第三反相器(I3)的輸出端引出兩個SRAM共有的門控信號(SLD)、并接在第四反相器(I4)輸入端，第四反相器(I4)輸出端接在第一或非門(O1)的輸入端，第一觸發器(F1)的正相輸出端分別接在第二與非門(A2)的輸入端、第二觸發器(F2)的數據輸入端，第二觸發器(F2)的正相輸出端接在第三觸發器(F3)的數據輸入端，第三觸發器(F3)的正相輸出端接在第三與非門(A3)的輸入端，第三觸發器(F3)的反相輸出端接在第二與非門(A2)的輸入端，第二與非門(A2)的輸出端接在第一或非門(O1)的輸入端，第一或非門(O1)的輸出端接在第二緩沖門(B2)的輸入端；第二緩沖門(B2)的輸出端引出鉗位電路控制信號(CLP)，并分別與第五反相器(I5)的輸入端、第一NMOS管(N1)的漏極相接，第五反相器(I5)的輸出端接在第三與非門(A3)的輸入端；第三與非門(A3)的輸出端引出堆疊傳輸管的反相使能信號(ENB)，并分別接在第四觸發器(F4)的數據輸入端、第六反相器(I6)的輸入端；第六反相器(I6)的輸出端引出堆疊傳輸管的正相使能信號(EN)，并分別接在第七反相器(I7)的輸入端、第二NMOS管(N2)的漏極；第七反相器(I7)的輸出端接在第四與非門(A4)的輸入端，第八反相器(I8)的輸出端接在第三或非門(O3)的輸入端，第三或非門(O3)的輸出端引出SRAM_1的存儲陣列門控信號(SCD)，第一NMOS管(N1)的源極和第二NMOS管(N2)的源極共同接地；

所述SRAM堆疊判決電路包含雙電源SRAM模塊的高電壓供電端(VDDC)、SRAM_1的地端(TOP)、冗余堆疊SRAM、電流鏡、比較器、冗余陣列控制電路、第七PMOS管(P7)、第八PMOS管(P8)、采樣電容(Cs)、第一開關(K1)和第二開關(K2)；

其中，高電壓供電端(VDDC)分別接在第七PMOS管(P7)的源極、第八PMOS管(P8)的源極，冗余堆疊SRAM模塊與第七PMOS管(P7)的柵極、第八PMOS管(P8)的柵極、第八PMOS管(P8)的漏極相接，第七PMOS管(P7)的漏極接在電流鏡模塊的一端，電流鏡模塊的另一端接在第一開關(K1)的一端，第一開關(K1)的另一端分別與比較器的輸入端、采樣電容(Cs)的一端、第二開關(K2)的一端相接，SRAM_1的地端(TOP)接到比較器的另一個輸入端，比較器的輸出端接到冗余陣列控制電路上，采樣電容(Cs)的另一端和第二開關(K2)的另一端共同接到地。