[發明專利]一種低噪聲毫米波小數分頻綜合器鎖相環結構

在審

• 申請號: 202210600105.5
• 申請日: 2022-05-27
• 公開（公告）號: CN115001489A
• 公開（公告）日: 2022-09-02
• 發明（設計）人: 王政;耿新林;葉宗霖;肖堯;謝倩
• 申請（專利權）人: 電子科技大學
• 主分類號: H03L7/197
• 分類號: H03L7/197;H03L7/087;H03F1/32;H03L7/093
• 代理公司: 電子科技大學專利中心 51203
• 代理人: 甘茂

本發明屬于數模混合電路領域，具體提供一種低噪聲毫米波小數分頻綜合器鎖相環結構，用以克服在傳統基于時間誤差放大器(TA)的鎖相環結構中因TA動態范圍較小且具有較大的非線性而惡化鎖相環帶內的量化噪聲并產生分數分頻雜散的問題；本發明在傳統結構的基礎上還包括：粗數字時間轉換器(CDTC)、細數字時間轉換器(FDTC)與數字時間轉換器預失真校準電路；通過在時間誤差放大器前后分別插入粗數字時間轉換器與細數字時間轉換器縮小時間誤差放大器輸入相位差的方差，以提高時間誤差放大器的線性度，同時抑制分數分頻產生的量化噪聲；通過采用閾值優值DTC自適應預失真，降低雜散同時保持DTC的量化噪聲的二階整形。

技術領域

本發明屬于數?；旌想娐奉I域，涉及一種鎖相環結構，具體提供一種基于時間誤差放大 器和數字時間轉換器的低噪聲毫米波小數分頻綜合器鎖相環結構。

背景技術

隨著5G通信技術的到來，無線通信系統對時鐘源的噪聲性能要求越來越高，低噪聲鎖 相環是各種應用的先決條件。此外為了保證頻率可以在一定的范圍內精細的調節，需要鎖相 環支持分數分頻。

鎖相環的噪聲通常由鎖相環的帶內噪聲和帶外噪聲共同組成，兩者為制衡的關系，當采 用較大帶寬時，帶內噪聲在鎖相環的輸出噪聲中的貢獻會提高，同時帶外噪聲在鎖相環輸出 噪聲中的貢獻會降低。由于基于時間誤差放大器(TimeAmplifier,TA)的鎖相環可以很好的壓制 電荷泵(Charge Pump,CP)的噪聲(整數模式下主要的帶內噪聲貢獻者)，因而如果可以很好的 壓制分數分頻的量化噪聲(分數模式下另一主要的帶內噪聲貢獻者)，就可以使用較大的帶寬 以壓制壓控振蕩器(Voltage Controlled Oscillator,VCO)的噪聲(帶外噪聲的主要貢獻者)；然而， 傳統基于Delta-Sigma Modulator(DSM)分頻器實現分數分頻的方法在帶內具有遠高于TA的 帶內量化噪聲，此外TA固有的動態范圍較小而且具有較大的非線性的局限使得基于DSM分 頻器實現分數分頻會產生較大的量化噪聲和分數雜散。

發明內容

本發明的目的在于提供一種基于時間誤差放大器和數字時間轉換器(Digital-to-Time Converter,DTC)的低噪聲毫米波小數分頻綜合器鎖相環結構，用以克服在傳統基于時間誤差 放大器(TA)的鎖相環結構中因TA動態范圍較小且具有較大的非線性而惡化鎖相環帶內的量 化噪聲并產生分數分頻雜散的問題；本發明通過在時間誤差放大器(TA)前后分別插入粗數字 時間轉換器(CoarseDTC,CDTC)與細數字時間轉換器(FineDTC,FDTC)縮小時間誤差放大器輸 入相位差的方差，以提高時間誤差放大器的線性度，同時抑制分數分頻產生的量化噪聲。

為實現上述目的，本發明采用的技術方案如下：

一種低噪聲毫米波小數分頻綜合器鎖相環結構，包括：鑒頻鑒相器(PFD)、時間誤差放 大器(TA)、電荷泵(CP)、環路濾波器(LF)、壓控振蕩器(VCO)、分頻器、DSM模塊，其 特征在于，所述鎖相環結構還包括：粗數字時間轉換器(CDTC)、細數字時間轉換器(FDTC) 與數字時間轉換器預失真校準電路，其中，所述粗數字時間轉換器的輸入端連接分頻器的輸出端、輸出端連接鑒頻鑒相器的分頻輸入端，所述細數字時間轉換器(FDTC)連接于時間誤差 放大器與電荷泵之間；所述數字時間轉換器預失真校準電路包括：第一DTC預失真校準模塊、 第二DTC預失真校準模塊與Bang-Bang鑒相器(BBPD)，鑒頻鑒相器的輸出信號連接至 Bang-Bang鑒相器的輸入端，Bang-Bang鑒相器提取的相位誤差信息并連接至第一DTC 預失真校準模塊與第二DTC預失真校準模塊，第一DTC預失真校準模塊產生CDTC控制信 號并連接至粗數字時間轉換器的控制端，第二DTC預失真校準模塊產生FDTC控制信號并連 接至細數字時間轉換器的控制端。