[發明專利]測試結構

有效

• 申請號: 202210581453.2
• 申請日: 2022-05-26
• 公開（公告）號: CN114664798B
• 公開（公告）日: 2022-09-13
• 發明（設計）人: 蒲源;胡圓圓;姚福民;蔡信裕
• 申請（專利權）人: 合肥晶合集成電路股份有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66;G11C29/08
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 楊歡

本申請提供一種測試結構。測試結構包括：多行第一存儲單元，平行間隔排布；多行第二存儲單元，平行間隔排布；各行第二存儲單元與各行第一存儲單元交替間隔排布，以形成呈多行多列排布的存儲單元陣列；其中，位于同一列的存儲單元用于接收相同的電壓，且相鄰兩列存儲單元用于接收不同的電壓；或各行第一存儲單元均用于接收第一電壓，各行第二存儲單元均用于接收第二電壓，第二電壓與第一電壓不同。本申請的測試結構不需要專門的線上缺陷檢測設備就可以實現線上監測，測試結構中存在導電材料殘留時，能夠被及時準確全面地監控到，及早預警線上的工藝問題，防止有缺陷的產品流出，并且測試結構的獲取不需要加入額外的光罩，可以節省大量成本。

技術領域

本發明涉及集成電路技術領域，特別是涉及一種測試結構。

背景技術

隨著集成電路技術的發展，存儲器件的失效原因分析及失效改善受到廣泛關注。對于失效情況，存儲單元的漏電在閃存產品上主要會造成兩種失效:一是存儲功能失效（編程/擦寫出現問題）；二是數據可靠性失效（數據丟失）；而導電材料殘留是造成閃存內部存儲單元間形成漏電流的主要原因之一，因此導電材料殘留也極大降低了器件的良率。

生產制造過程中常使用的線上缺陷檢測設備來監控制造過程中的缺陷，但該類設備抽樣率低，檢測覆蓋率低；且導電材料殘留多為輕微的絲狀缺陷，通過線上缺陷檢測設備也難以發現。

發明內容

為解決上述問題，本申請提供了一種測試結構，包括：

多行第一存儲單元，平行間隔排布；

多行第二存儲單元，平行間隔排布；各行所述第二存儲單元與各行所述第一存儲單元交替間隔排布，以形成呈多行多列排布的存儲單元陣列；

其中，位于同一列的存儲單元用于接收相同的電壓，且相鄰兩列存儲單元用于接收不同的電壓；或

各行所述第一存儲單元均用于接收第一電壓，各行所述第二存儲單元均用于接收第二電壓，所述第二電壓與所述第一電壓不同。

在其中一個實施例中，所述第一存儲單元包括第一選擇管及第一控制管，所述第一選擇管包括第一選擇柵極，所述第一控制管包括第一控制柵極，所述第一控制柵極與所述第一選擇柵極具有間距；

所述第二存儲單元包括第二選擇管及第二控制管，所述第二選擇管包括第二選擇柵極，所述第二控制管包括第二控制柵極，所述第二控制柵極與所述第二選擇柵極具有間距，且所述第二控制柵極與所述第一控制柵極一體連接。

在其中一個實施例中，所述第一選擇柵極包括由下至上依次疊置的第一多晶硅層、第一層間介質層及第二多晶硅層；

所述第一控制柵極與所述第二控制柵極包括由下至上依次疊置的第三多晶硅層、第二層間介質層及第四多晶硅層；

所述第二選擇柵極包括由下至上依次疊置的第五多晶硅層、第三層間介質層及第六多晶硅層。

在其中一個實施例中，所述測試結構還包括多個互連插塞，所述互連插塞貫穿所述第四多晶硅層及所述第二層間介質層，與所述第三多晶硅層相接觸；位于奇數列的存儲單元經由所述互連插塞連接至電源電壓，位于偶數列的存儲單元經由所述互連插塞接地。

在其中一個實施例中，所述測試結構還包括：

多條平行間隔排布的有源區，位于同一列的所述第一選擇柵極、所述第一控制柵極、所述第二選擇柵極及所述第二控制柵極均位于同一所述有源區；

第一柵氧化層，位于所述第一多晶硅層與所述有源區之間；

第二柵氧化層，位于所述第三多晶硅層與所述有源區之間；

第三柵氧化層，位于所述第五多晶硅層與所述有源區之間；