[發明專利]計數器電路

在審

• 申請號: 202210562822.3
• 申請日: 2022-05-23
• 公開（公告）號: CN114822624A
• 公開（公告）日: 2022-07-29
• 發明（設計）人: 谷銀川
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C7/10;G11C7/20
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張芳;劉芳

本申請提供一種計數器電路，包括：加法模塊、減法模塊和多個控制模塊；加法模塊，包括對應二進制位的多級計數模塊；每級計數模塊，用于根據加數信號和本級當前輸出的本位值，獲得進位信號和本次本位值；向下一級計數模塊輸出進位信號，以及響應于第一時鐘鎖存本次本位值，響應于第二時鐘向計數模塊的輸出端輸出本次本位值；減法模塊，與多級計數模塊連接，用于根據當前的加計數結果和減數信號，計算獲得當前的減計數結果；以及，響應于第一刷新指令，輸出減計數結果；多個控制模塊與多級計數模塊一一對應，用于響應于第二刷新指令，向對應的計數模塊輸出減計數結果的對應位，作為該計數模塊當前輸出的本位值。本方案能夠實現加減計數功能。

技術領域

本申請涉及存儲器技術，尤其涉及一種計數器電路。

背景技術

伴隨存儲器技術的發展，存儲器被廣泛應用在多種領域，比如，動態隨機存取存儲器(Dynamic Random Access Memory，簡稱DRAM)的使用非常廣泛。

實際應用中，存儲器通常需要具備計數功能，以支持存儲器的工作。比如，計數功能不僅可以用于對時鐘脈沖計數，還可以用于分頻、定時、產生節拍脈沖和脈沖序列以及進行數字運算等。因此，需要提供一種計數器電路來實現計數功能。

發明內容

本申請的實施例提供一種計數器電路。

根據一些實施例，本申請第一方面提供計數器電路，包括：加法模塊、減法模塊和多個控制模塊；所述加法模塊，包括對應二進制位的多級計數模塊；每級計數模塊，用于根據加數信號和本級當前輸出的本位值，獲得進位信號和本次本位值；向下一級計數模塊輸出所述進位信號，以及響應于第一時鐘鎖存所述本次本位值，響應于第二時鐘向所述計數模塊的輸出端輸出所述本次本位值；其中，首級計數模塊的加數信號為高電平信號，非首級計數模塊的加數信號為上一級計數模塊輸出的進位信號；所述減法模塊，與所述多級計數模塊連接，用于根據當前的加計數結果和減數信號，計算獲得當前的減計數結果；以及，響應于第一刷新指令，輸出所述減計數結果；其中，所述加計數結果為所述多級計數模塊輸出的本次本位值組成的多位信號，所述減計數結果包括多位信號；所述多個控制模塊與所述多級計數模塊一一對應，每個所述控制模塊與對應的計數模塊和所述減法模塊連接，用于響應于第二刷新指令，向對應的計數模塊輸出所述減計數結果的對應位，作為該計數模塊當前輸出的本位值；其中，每級計數模塊輸出的本位值組成所述計數器電路的輸出，該輸出為計數結果的二進制表示；所述第一時鐘和所述第二時鐘基于系統時鐘劃分得到，所述第一刷新指令和所述第二刷新指令基于刷新指令劃分得到。

在一些實施例中，所述計數模塊包括：計算模塊、第一鎖存模塊和第二鎖存模塊；其中，所述計算模塊，與所述第二鎖存模塊和下一級計數模塊的計算模塊連接，用于根據所述加數信號和所述第二鎖存模塊當前輸出的本位值，獲得所述進位信號和所述本次本位值，并向所述下一級計數模塊的計算模塊輸出所述進位信號；第一鎖存模塊，與所述計算模塊和所述第二鎖存模塊連接，用于響應所述第一時鐘的到來，將所述本次本位值傳至所述第二鎖存模塊，以及響應所述第一時鐘的結束，鎖存所述本次本位值；第二鎖存模塊，用于響應所述第二時鐘的到來，向所述計數模塊的輸出端輸出所述本次本位值，以及響應所述第二時鐘的結束，鎖存所述本次本位值。

在一些實施例中，所述計算模塊包括：加法器；所述加法器的第一輸入端與所述加數信號連接，所述加法器的第二輸入端與所述第二鎖存模塊的輸出端連接；所述加法器的進位端與下一級計數模塊連接；所述加法器的和數端，與所述第一鎖存模塊連接，用于輸出所述本次本位值。

在一些實施例中，所述第一鎖存模塊包括：第一傳輸單元和第一鎖存單元；所述第一傳輸單元與所述計算模塊和所述第一鎖存單元連接，所述第一傳輸單元的控制端連接所述第一時鐘，用于響應所述第一時鐘的到來導通傳輸；以及，響應所述第一時鐘的結束斷開傳輸；所述第一鎖存單元與所述第二鎖存模塊連接，所述第一鎖存單元的控制端連接所述第一時鐘的反相信號，用于響應所述第一時鐘的到來，輸出所述本次本位值至所述第二鎖存模塊；以及，響應所述第一時鐘的結束，鎖存所述本次本位值。