[發明專利]計數器電路

在審

• 申請號: 202210562822.3
• 申請日: 2022-05-23
• 公開（公告）號: CN114822624A
• 公開（公告）日: 2022-07-29
• 發明（設計）人: 谷銀川
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C7/10;G11C7/20
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張芳;劉芳

1.一種計數器電路，其特征在于，包括：加法模塊、減法模塊和多個控制模塊；

所述加法模塊，包括對應二進制位的多級計數模塊；每級計數模塊，用于根據加數信號和本級當前輸出的本位值，獲得進位信號和本次本位值；向下一級計數模塊輸出所述進位信號，以及響應于第一時鐘鎖存所述本次本位值，響應于第二時鐘向所述計數模塊的輸出端輸出所述本次本位值；其中，首級計數模塊的加數信號為高電平信號，非首級計數模塊的加數信號為上一級計數模塊輸出的進位信號；

所述減法模塊，與所述多級計數模塊連接，用于根據當前的加計數結果和減數信號，計算獲得當前的減計數結果；以及，響應于第一刷新指令，輸出所述減計數結果；其中，所述加計數結果為所述多級計數模塊輸出的本次本位值組成的多位信號，所述減計數結果包括多位信號；

所述多個控制模塊與所述多級計數模塊一一對應，每個所述控制模塊與對應的計數模塊和所述減法模塊連接，用于響應于第二刷新指令，向對應的計數模塊輸出所述減計數結果的對應位，作為該計數模塊當前輸出的本位值；其中，每級計數模塊輸出的本位值組成所述計數器電路的輸出，該輸出為計數結果的二進制表示；所述第一時鐘和所述第二時鐘基于系統時鐘劃分得到，所述第一刷新指令和所述第二刷新指令基于刷新指令劃分得到。

2.根據權利要求1所述的電路，其特征在于，所述計數模塊包括：計算模塊、第一鎖存模塊和第二鎖存模塊；其中，

所述計算模塊，與所述第二鎖存模塊和下一級計數模塊的計算模塊連接，用于根據所述加數信號和所述第二鎖存模塊當前輸出的本位值，獲得所述進位信號和所述本次本位值，并向所述下一級計數模塊的計算模塊輸出所述進位信號；

第一鎖存模塊，與所述計算模塊和所述第二鎖存模塊連接，用于響應所述第一時鐘的到來，將所述本次本位值傳至所述第二鎖存模塊，以及響應所述第一時鐘的結束，鎖存所述本次本位值；

第二鎖存模塊，用于響應所述第二時鐘的到來，向所述計數模塊的輸出端輸出所述本次本位值，以及響應所述第二時鐘的結束，鎖存所述本次本位值。

3.根據權利要求2所述的電路，其特征在于，所述計算模塊包括：加法器；

所述加法器的第一輸入端與所述加數信號連接，所述加法器的第二輸入端與所述第二鎖存模塊的輸出端連接；

所述加法器的進位端與下一級計數模塊連接；所述加法器的和數端，與所述第一鎖存模塊連接，用于輸出所述本次本位值。

4.根據權利要求2所述的電路，其特征在于，所述第一鎖存模塊包括：第一傳輸單元和第一鎖存單元；

所述第一傳輸單元與所述計算模塊和所述第一鎖存單元連接，所述第一傳輸單元的控制端連接所述第一時鐘，用于響應所述第一時鐘的到來導通傳輸；以及，響應所述第一時鐘的結束斷開傳輸；

所述第一鎖存單元與所述第二鎖存模塊連接，所述第一鎖存單元的控制端連接所述第一時鐘的反相信號，用于響應所述第一時鐘的到來，輸出所述本次本位值至所述第二鎖存模塊；以及，響應所述第一時鐘的結束，鎖存所述本次本位值。

5.根據權利要求4所述的電路，其特征在于，所述第一傳輸單元包括：第一晶體管和第二晶體管；

所述第一晶體管的第一端和所述第二晶體管的第一端連接，所述第一晶體管的第二端和所述第二晶體管的第二端連接；

所述第一晶體管的控制端連接所述第一時鐘，所述第二晶體管的控制端連接所述第一時鐘的反相信號。

6.根據權利要求5所述的電路，其特征在于，所述第一晶體管包括第一PMOS管，所述第二晶體管包括第一NMOS管；其中，

所述第一晶體管的第一端為所述第一PMOS管的源極，所述第一晶體管的第二端為所述第一PMOS管的漏極，所述第一晶體管的控制端為所述第一PMOS管的柵極；

所述第二晶體管的第一端為所述第一NMOS管的漏極，所述第二晶體管的第二端為所述第一NMOS管的源極，所述第二晶體管的控制端為所述第一NMOS管的柵極。