[發明專利]一種FPGA控制的DDR映射多個DDR_FIFO實現系統及方法

有效

• 申請號: 202210535347.0
• 申請日: 2022-05-17
• 公開（公告）號: CN114968169B
• 公開（公告）日: 2023-10-10
• 發明（設計）人: 趙浩然;侯強
• 申請（專利權）人: 趙浩然
• 主分類號: G06F5/06
• 分類號: G06F5/06;G06F12/06;G06F12/0877
• 代理公司: 哈爾濱市陽光惠遠知識產權代理有限公司 23211
• 代理人: 姜艷紅

本發明是一種FGPA控制的DDR映射多個DDR_FIFO實現系統及方法。本發明涉及數字通信領域技術領域，本發明為了解決FPGA內高速數據緩存通道數量固定的問題，實現當DDR能夠滿足多個數據通道的總帶寬和總緩存容量時，用戶可根據緩存通道數量創建相應數量的DDR_FIFO，每個DDR_FIFO映射DDR中的一段地址，可根據需求調整每個DDR_FIFO緩存容量，DDR_FIFO的數據輸入和輸出都具有異步時鐘，用于解決數據跨時鐘域的問題，使用方式和FPGA內的FIFO相同，有效提高FPGA開發效率和硬件利用率。

技術領域

本發明涉及數字通信領域技術領域，尤其是多通道、高帶寬的數字通信緩存和處理，是一種FGPA控制的DDR映射多個DDR_FIFO實現系統及方法。

背景技術

隨著高速數字通信發展，可編程的邏輯列陣(FPGA)在數字通信領域應用越來越廣泛，但是由于FPGA中存儲空間有限，在高速數據通信和高速數據處理的過程中通常需要較大的緩存容量，大多數設計是在FPGA外部使用DDR作為大容量緩存，同時由于DDR的芯片引腳較多，FPGA引腳資源有限，設計時會采用引腳復用的方式將多片DDR組合成一個DDR。FGPA的編程工具帶有DDR控制器IP核，DDR控制器IP核具有兩種數據接口，普通接口和AXI總線接口，FGPA通過該IP核的數據接口實現對DDR數據寫入和讀取。

對于FPGA硬件電路，一旦生產完成后，FPGA能夠控制的DDR數量就固定了，FPGA內高速數據緩存通道數量也就固定了，如果在FPGA內有更多種通信速率不相同的高速數據需要緩存，雖然DDR的數據帶寬能夠滿足，但是由于通道有限無法滿足。對于這種需求，只能增加硬件解決多個通道數據緩存問題，這種方式通用性差，造成了資源浪費。

因此，如何提高DDR控制的通用性和靈活性，降低設備成本是本領域技術人員亟需解決的問題。

發明內容

本發明為克服現有技術的不足，解決FPGA內高速數據緩存通道數量固定的問題，實現當DDR能夠滿足多個數據通道的總帶寬和總緩存容量時，用戶可根據緩存通道數量創建相應數量的DDR_FIFO，每個DDR_FIFO映射DDR中的一段地址，可根據需求調整每個DDR_FIFO緩存容量，DDR_FIFO的數據輸入和輸出都具有異步時鐘，用于解決數據跨時鐘域的問題，使用方式和FPGA內的FIFO相同，有效提高FPGA開發效率和硬件利用率。

本發明提供了一種FGPA控制的DDR映射多個DDR_FIFO實現系統及方法，本發明提供了以下技術方案：

一種FGPA控制的DDR映射多個DDR_FIFO實現方法，所述方法包括以下步驟：

通過FPGA內DDR控制器IP核與DDR芯片進行數據交互；DDR控制器AXI總線與地址管理邏輯模塊進行數據傳輸；地址管理邏輯模塊仲裁DDR控制器某一時刻與其中一個DDR_FIFO進行數據通訊，同時管理DDR_FIFO映射DDR的地址和AXI總線通訊時序。

優選地，某一通道，當DDR映射地址段內沒有數據同時FIFO4中數據量沒有達到設定的數據量時，數據流向采用FIFO1→FIFO4，即方式1。

優選地，某一通道內，當DDR映射地址段內有數據或FIFO4中數據量到達到設定的數據量時采用FIFO1→FIFO2→DDR控制器→FIFO3→FIFO4，即方式2。

優選地，某一通道的DDR_FIFO邏輯模塊實時監測FIFIO1中數據量，當某一通道FIFIO1的empty信號為低，同時DDR映射地址段內沒有數據和FIFO4中數據量沒有達到設定的數據量時，讀取FIFO1中數據向FIFO4中寫入，當FIFO1的empty信號為高，或FIFO4中數據量達到設定的數據量，停止該數據流向模式。