[發(fā)明專利]一種FPGA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)系統(tǒng)及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202210535347.0
• 申請(qǐng)日: 2022-05-17
• 公開（公告）號(hào): CN114968169B
• 公開（公告）日: 2023-10-10
• 發(fā)明（設(shè)計(jì)）人: 趙浩然;侯強(qiáng)
• 申請(qǐng)（專利權(quán)）人: 趙浩然
• 主分類號(hào): G06F5/06
• 分類號(hào): G06F5/06;G06F12/06;G06F12/0877
• 代理公司: 哈爾濱市陽(yáng)光惠遠(yuǎn)知識(shí)產(chǎn)權(quán)代理有限公司 23211
• 代理人: 姜艷紅

1.一種FGPA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)方法，其特征是：所述方法包括以下步驟：

通過(guò)FPGA內(nèi)DDR控制器IP核與DDR芯片進(jìn)行數(shù)據(jù)交互；DDR控制器AXI總線與地址管理邏輯模塊進(jìn)行數(shù)據(jù)傳輸；地址管理邏輯模塊仲裁DDR控制器某一時(shí)刻與其中一個(gè)DDR_FIFO進(jìn)行數(shù)據(jù)通訊，同時(shí)管理DDR_FIFO映射DDR的地址和AXI總線通訊時(shí)序。

2.根據(jù)權(quán)利要求1所述的一種FGPA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)方法，其特征是：當(dāng)DDR映射地址段內(nèi)沒有數(shù)據(jù)同時(shí)FIFO4中數(shù)據(jù)量沒有達(dá)到設(shè)定的數(shù)據(jù)量時(shí)，數(shù)據(jù)流向采用FIFO1→FIFO4，即方式1。

3.根據(jù)權(quán)利要求2所述的一種FGPA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)方法，其特征是：當(dāng)DDR映射地址段內(nèi)有數(shù)據(jù)或FIFO4中數(shù)據(jù)量到達(dá)到設(shè)定的數(shù)據(jù)量時(shí)采用FIFO1→FIFO2→DDR控制器→FIFO3→FIFO4，即方式2。

4.根據(jù)權(quán)利要求3所述的一種FGPA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)方法，其特征是：DDR_FIFO邏輯模塊實(shí)時(shí)監(jiān)測(cè)FIFIO1中數(shù)據(jù)量，當(dāng)FIFIO1的empty信號(hào)為低，同時(shí)DDR映射地址段內(nèi)沒有數(shù)據(jù)和FIFO4中數(shù)據(jù)量沒有達(dá)到設(shè)定的數(shù)據(jù)量時(shí)，讀取FIFO1中數(shù)據(jù)向FIFO4中寫入，當(dāng)FIFO1的empty信號(hào)為高，或FIFO4中數(shù)據(jù)量達(dá)到設(shè)定的數(shù)據(jù)量，停止該數(shù)據(jù)流向模式。

5.根據(jù)權(quán)利要求4所述的一種FGPA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)方法，其特征是：

DDR_FIFO邏輯模塊實(shí)時(shí)監(jiān)測(cè)FIFIO1和FIFO2中數(shù)據(jù)量，當(dāng)數(shù)據(jù)流向不滿足方式1，同時(shí)FIFIO1中的數(shù)據(jù)量是2倍或2倍以上的FIFO2出口數(shù)據(jù)位寬與入口數(shù)據(jù)位寬的比值時(shí)，DDR_FIFO邏輯模塊將讀取FIFIO1中的1倍的FIFO2出口與入口數(shù)據(jù)位寬比值數(shù)據(jù)量；

DDR_FIFO邏輯模塊實(shí)時(shí)監(jiān)測(cè)FIFIO2中數(shù)據(jù)量和該DDR_FIFO映射DDR的地址段內(nèi)數(shù)據(jù)量，當(dāng)該DDR_FIFO映射DDR的地址段內(nèi)數(shù)據(jù)未滿，同時(shí)FIFO2中的數(shù)據(jù)量大于0，啟動(dòng)寫DDR數(shù)據(jù)模式標(biāo)志，地址管理仲裁到該DDR_FIFO時(shí)，啟動(dòng)AXI突發(fā)寫模式，將數(shù)據(jù)寫入DDR控制器中，寫入數(shù)據(jù)量為DDR_FIFO映射DDR的地址段內(nèi)能夠?qū)懭霐?shù)據(jù)量和FIFIO2中數(shù)據(jù)量最小值；

DDR_FIFO邏輯模塊實(shí)時(shí)監(jiān)測(cè)FIFIO3中和該DDR_FIFO映射DDR的地址段內(nèi)數(shù)據(jù)量，當(dāng)FIFO3中數(shù)據(jù)未滿，同時(shí)該DDR_FIFO映射DDR的地址段內(nèi)有數(shù)據(jù)，啟動(dòng)讀DDR數(shù)據(jù)模式標(biāo)志，地址管理仲裁到該DDR_FIFO時(shí)，啟動(dòng)AXI突發(fā)讀模式，將數(shù)據(jù)從DDR控制器中讀取到FIFO3中，讀取數(shù)據(jù)量為DDR_FIFO映射DDR的地址段內(nèi)能夠讀取數(shù)據(jù)量和FIFO3中能夠?qū)懭霐?shù)據(jù)量最小值；

DDR_FIFO邏輯模塊實(shí)時(shí)監(jiān)測(cè)FIFO3和FIFIO4中數(shù)據(jù)量，當(dāng)FIFO3中empty信號(hào)為低，同時(shí)FIFO4中數(shù)據(jù)量沒有達(dá)到設(shè)定的數(shù)據(jù)量時(shí)，立刻讀取FIFO3中數(shù)據(jù)寫入FIFO4中。

6.一種FGPA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)系統(tǒng)，其特征是：所述系統(tǒng)包括：地址管理邏輯模塊、DDR_FIFO邏輯模塊和DDR控制器IP核；

所述地址管理邏輯模塊包括DDR_FIFO映射街口、仲裁模塊、AXI通訊模塊和AXI接口；地址管理邏輯模塊采用輪詢方式仲裁DDR_FIFO的通訊申請(qǐng)，通訊申請(qǐng)由讀突發(fā)請(qǐng)求和寫突發(fā)請(qǐng)求組成；

所述DDR_FIFO邏輯模塊與DDR_FIFO映射接口進(jìn)行映射連接，所述DDR_FIFO映射街口連接仲裁模塊，所述仲裁模塊連接AXI通訊模塊，所述AXI通訊模塊連接AXI接口，所述AXI接口連接DDR控制器IP核。

7.根據(jù)權(quán)利要求6所述的一種FGPA控制的DDR映射多個(gè)DDR_FIFO實(shí)現(xiàn)系統(tǒng)，其特征是：地址管理邏輯模塊中AXI是Master端，根據(jù)DDR_FIFO請(qǐng)求的讀或?qū)懲话l(fā)數(shù)據(jù)量與DDR控制器進(jìn)行數(shù)據(jù)突發(fā)讀或?qū)憽?/p>