[發(fā)明專(zhuān)利]一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202210485765.3
• 申請(qǐng)日: 2022-05-06
• 公開(kāi)（公告）號(hào): CN114935676B
• 公開(kāi)（公告）日: 2023-10-24
• 發(fā)明（設(shè)計(jì)）人: 李明遠(yuǎn);郝春華
• 申請(qǐng)（專(zhuān)利權(quán)）人: 青島漢泰智能科技有限公司
• 主分類(lèi)號(hào): G01R13/02
• 分類(lèi)號(hào): G01R13/02
• 代理公司: 北京天盾知識(shí)產(chǎn)權(quán)代理有限公司 11421
• 代理人: 鄭艷春

本發(fā)明公開(kāi)了一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路及方法，所述數(shù)字電路包括：ADC、數(shù)字比較模塊，所述ADC輸出端耦接數(shù)字比較模塊，且數(shù)字比較模塊包括多個(gè)數(shù)字比較器，所述數(shù)字比較器內(nèi)設(shè)有參考電平值：高觸發(fā)電平、低觸發(fā)電平、高遲滯電壓VH和低遲滯電壓VL；且所述低遲滯電壓VL作為低觸發(fā)電平和高觸發(fā)電平共同的低遲滯電壓VL，高遲滯電壓VH作為低觸發(fā)電平和高觸發(fā)電平共同的高遲滯電壓VH；本發(fā)明通過(guò)對(duì)數(shù)字比較器輸出的無(wú)法得到電平值的數(shù)據(jù)點(diǎn)進(jìn)行預(yù)處理，提高觸發(fā)效率。

技術(shù)領(lǐng)域

本發(fā)明涉及一種觸發(fā)數(shù)據(jù)技術(shù)領(lǐng)域，具體為一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路及方法。

背景技術(shù)

數(shù)字示波器的信號(hào)輸入后分為兩個(gè)通路，一路經(jīng)過(guò)ADC抽樣量化后可供存儲(chǔ)記錄；另一路經(jīng)過(guò)觸發(fā)器可產(chǎn)生啟動(dòng)信號(hào)控制采樣存儲(chǔ)；

參考圖1，由于ADC的分辨率為多位，當(dāng)采樣波形噪聲較大，或者上升時(shí)間非常長(zhǎng)時(shí)， ADC在采集到觸發(fā)附近的點(diǎn)數(shù)會(huì)在觸發(fā)附近有一定的數(shù)據(jù)抖動(dòng)，這樣導(dǎo)致數(shù)字比較出來(lái)的方波的上升沿和方波的下降沿有噪聲出現(xiàn)，就導(dǎo)致在判斷波形的上升沿和下降沿出現(xiàn)誤判，導(dǎo)致觸發(fā)邊沿誤判；

在處理噪聲時(shí)，目前一種方法是通過(guò)對(duì)數(shù)據(jù)的處理需要對(duì)預(yù)處理的數(shù)據(jù)之前的數(shù)據(jù)反復(fù)計(jì)算，當(dāng)ADC采集的數(shù)據(jù)量很大時(shí)，導(dǎo)致計(jì)算規(guī)模大而且所需的數(shù)字比較器數(shù)量也多，致使預(yù)處理數(shù)據(jù)的效率較低，也浪費(fèi)了大量的軟硬件資源。

現(xiàn)有技術(shù)已經(jīng)不能滿(mǎn)足現(xiàn)階段人們的需求，基于現(xiàn)狀，急需對(duì)現(xiàn)有技術(shù)進(jìn)行改革。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路及方法，以解決上述背景技術(shù)中提出的問(wèn)題。

一方面，本發(fā)明提供如下技術(shù)方案一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路，包括： ADC、數(shù)字比較模塊、多級(jí)數(shù)據(jù)計(jì)算處理單元；

所述ADC輸出端耦接數(shù)字比較模塊，且數(shù)字比較模塊包括多個(gè)數(shù)字比較器；

優(yōu)選的，所述數(shù)字比較器內(nèi)設(shè)有參考電平值：高觸發(fā)電平、低觸發(fā)電平、高遲滯電壓 VH和低遲滯電壓VL，且所述低遲滯電壓VL作為低觸發(fā)電平和高觸發(fā)電平共同的低遲滯電壓 VL，高遲滯電壓VH作為低觸發(fā)電平和高觸發(fā)電平共同的高遲滯電壓VH；

ADC采集數(shù)據(jù)后把數(shù)據(jù)依次傳輸?shù)矫總€(gè)數(shù)字比較器，數(shù)據(jù)與數(shù)字比較器內(nèi)的參考電平值比較后輸出到多級(jí)數(shù)據(jù)計(jì)算處理單元，多級(jí)數(shù)據(jù)計(jì)算處理單元根據(jù)ADC同時(shí)采集的數(shù)據(jù)量而設(shè)定，即多級(jí)數(shù)據(jù)計(jì)算處理單元的數(shù)量與ADC同時(shí)采集的數(shù)據(jù)量相同，例如，ADC同時(shí)采集的8個(gè)數(shù)據(jù)，則多級(jí)數(shù)據(jù)計(jì)算處理單元設(shè)有8級(jí)，分別對(duì)每個(gè)數(shù)據(jù)位進(jìn)行處理；所述多級(jí)數(shù)據(jù)計(jì)算處理單元通過(guò)對(duì)數(shù)據(jù)的相關(guān)位處理后輸出高電平或者低電平。

另一方面，本發(fā)明提供如下另一技術(shù)方案一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的方法，對(duì)每一位的數(shù)據(jù)進(jìn)行預(yù)處理，使用流水線完成計(jì)算，降低計(jì)算規(guī)模，具體方法步驟包括：

步驟1：減少參考電平值，將ADC采集的數(shù)據(jù)直接與參考觸發(fā)電平值比較；

優(yōu)選的，將低觸發(fā)電平的低遲滯電壓VL同樣作為高觸發(fā)電平的低遲滯電壓VL，將高觸發(fā)電平的高遲滯電壓VH也同樣作為低觸發(fā)電平的高遲滯電壓VH，這樣僅存在4個(gè)觸發(fā)電平值：高觸發(fā)電平、低觸發(fā)電平、高遲滯電壓VH和低遲滯電壓VL，所以?xún)H需要4個(gè)遲滯比較器處理即可；

ADC采集的數(shù)據(jù)進(jìn)入到數(shù)字比較器后，首先直接與設(shè)置的參考電平值比較，若大于高觸發(fā)電平的高遲滯電壓VH，則可以直接賦值電平1，若小于低觸發(fā)電平的低遲滯電壓VL，則可以直接賦值電平0；

步驟2：預(yù)處理觸發(fā)數(shù)據(jù)相關(guān)位，重新編碼，劃分出可以得到確定位置的數(shù)據(jù)和不可以得到確定位置的數(shù)據(jù)：

優(yōu)選的，步驟2包括步驟201：對(duì)于通過(guò)數(shù)字比較器比較后可以得到確定位置的數(shù)據(jù)，最高位編碼為1；