[發(fā)明專利]一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202210485765.3
• 申請(qǐng)日: 2022-05-06
• 公開(kāi)（公告）號(hào): CN114935676B
• 公開(kāi)（公告）日: 2023-10-24
• 發(fā)明（設(shè)計(jì)）人: 李明遠(yuǎn);郝春華
• 申請(qǐng)（專利權(quán)）人: 青島漢泰智能科技有限公司
• 主分類號(hào): G01R13/02
• 分類號(hào): G01R13/02
• 代理公司: 北京天盾知識(shí)產(chǎn)權(quán)代理有限公司 11421
• 代理人: 鄭艷春

1.一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路，包括：ADC、數(shù)字比較模塊，所述ADC輸出端耦接數(shù)字比較模塊，且數(shù)字比較模塊包括多個(gè)數(shù)字比較器，其特征在于：通過(guò)對(duì)數(shù)字比較器輸出的無(wú)法得到電平值的數(shù)據(jù)點(diǎn)進(jìn)行預(yù)處理，提高觸發(fā)效率；

所述數(shù)字比較器內(nèi)設(shè)有參考電平值：高觸發(fā)電平、低觸發(fā)電平、高遲滯電壓VH和低遲滯電壓VL；且，

所述低遲滯電壓VL作為低觸發(fā)電平和高觸發(fā)電平共同的低遲滯電壓VL，高遲滯電壓VH作為低觸發(fā)電平和高觸發(fā)電平共同的高遲滯電壓VH；

所述數(shù)字電路還包括多級(jí)數(shù)據(jù)計(jì)算處理單元，且多級(jí)數(shù)據(jù)計(jì)算處理單元的數(shù)量與ADC同時(shí)采集的數(shù)據(jù)量相同；

所述多級(jí)數(shù)據(jù)計(jì)算處理單元通過(guò)處理數(shù)據(jù)的相關(guān)位后輸出高電平或者低電平。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的數(shù)字電路，其特征在于：數(shù)據(jù)與數(shù)字比較器內(nèi)的參考電平值比較后，直接得到的高電平或者低電平值的數(shù)據(jù)直接輸出；

無(wú)法直接得到電平值的數(shù)據(jù)統(tǒng)一輸出到多級(jí)數(shù)據(jù)計(jì)算處理單元進(jìn)行預(yù)處理。

3.一種基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的方法，其特征在于：采用流水線計(jì)算方法，將6個(gè)觸發(fā)電平值減少為4個(gè)觸發(fā)電平值，對(duì)預(yù)處理的數(shù)據(jù)點(diǎn)進(jìn)行重新編碼，減少計(jì)算規(guī)模；

具體方法步驟包括：

步驟1：減少參考電平值，將ADC采集的數(shù)據(jù)直接與參考觸發(fā)電平值比較；

步驟2：預(yù)處理觸發(fā)數(shù)據(jù)相關(guān)位，重新編碼，劃分出可以得到確定位置的數(shù)據(jù)和不可以得到確定位置的數(shù)據(jù)；

步驟3：對(duì)輸入波形的位置進(jìn)行2位編碼；

步驟4：將步驟2的三位編碼與步驟3的兩位編碼做比較計(jì)算得到兩位電平輸出。

4.根據(jù)權(quán)利要求3所述的基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的方法，其特征在于：所述步驟1中，將低觸發(fā)電平的低遲滯電壓VL同樣作為高觸發(fā)電平的低遲滯電壓VL，將高觸發(fā)電平的高遲滯電壓VH也同樣作為低觸發(fā)電平的高遲滯電壓VH，去除了低觸發(fā)電平的高遲滯電壓VH和高觸發(fā)電平的低遲滯電壓VL。

5.根據(jù)權(quán)利要求3所述的基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的方法，其特征在于：所述步驟1中，ADC采集的數(shù)據(jù)進(jìn)入到數(shù)字比較器后，首先直接與設(shè)置的參考電平值比較，若大于高觸發(fā)電平的高遲滯電壓VH，則可以直接賦值電平1，若小于低觸發(fā)電平的低遲滯電壓VL，則可以直接賦值電平0。

6.根據(jù)權(quán)利要求3所述的基于FPGA預(yù)處理觸發(fā)數(shù)據(jù)的方法，其特征在于，所述步驟2包括步驟201：對(duì)于通過(guò)數(shù)字比較器比較后可以得到確定位置的數(shù)據(jù)，最高位編碼為1；

對(duì)于大于高觸發(fā)電平的高遲滯電壓VH的數(shù)據(jù)點(diǎn)，記為觸發(fā)高電平，設(shè)為電平1，并編碼為110；

對(duì)于小于低觸發(fā)電平的低遲滯電壓VL的數(shù)據(jù)點(diǎn)，記為觸發(fā)低電平，設(shè)為電平0，并編碼為100；

對(duì)于小于高觸發(fā)電平的高遲滯電壓VH且大于低觸發(fā)電平的低遲滯電壓VL的數(shù)據(jù)，且該數(shù)據(jù)已經(jīng)過(guò)了高觸發(fā)電平，但是沒(méi)有到低觸發(fā)電平的低遲滯電壓VL的門限，需要保持低電平，定義為標(biāo)志0，并編碼為101；

對(duì)于大于低觸發(fā)電平的低遲滯電壓VL且小于高觸發(fā)電平的高遲滯電壓VH的數(shù)據(jù)，且已經(jīng)過(guò)了低觸發(fā)電平，但是沒(méi)有過(guò)高觸發(fā)電平的高遲滯電壓VH的門限，需要保持高電平，定義為標(biāo)志1，并編碼為111。