[發明專利]基于FPGA的艦載多路信號采集同步控制系統

有效

• 申請號: 202210483163.4
• 申請日: 2022-05-06
• 公開（公告）號: CN114578743B
• 公開（公告）日: 2022-07-08
• 發明（設計）人: 莊游彬;鄭勇;李揚;張聲洪;王尋宇;張柯茂;周祿清;晉中明;張知途
• 申請（專利權）人: 四川賽狄信息技術股份公司
• 主分類號: G05B19/042
• 分類號: G05B19/042;H03M1/12
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 林菲菲

1.基于FPGA的艦載多路信號采集同步控制系統，包括：

1個時鐘電路，N個模擬中頻回波信號，M個調理電路、M個ADC芯片、1個FPGA、1個光模塊；

時鐘電路，用于為ADC芯片提供“采樣時鐘信號”；

M個調理電路，用于對引入的N個模擬中頻回波信號進行預處理；

M個ADC芯片，用于在“采樣時鐘信號”下對多個預處理后的模擬中頻回波信號進行模數轉換處理；

FPGA，用于將多個模數轉換處理后的數字中頻回波信號組織為光模塊所需格式數據，并同步向光模塊發送；

其特征在于，

時鐘電路，用于為ADC芯片提供“同步用秒脈沖信號”；

M個ADC芯片，用于依據“同步用秒脈沖信號”對模數轉換處理后的數字中頻回波信號進行同步輸出，完成第一次同步；

FPGA，用于觀測ADC芯片的快速檢測輸出引腳的狀態波形中的多幀時鐘信號波形、若多幀時鐘信號波形存在延時，則等待該ADC芯片輸出周期完成后，再一起發送處理后的光模塊所需格式數據至光模塊，完成第二次同步；

其中，所述ADC芯片為雙通道ADC芯片或者單通道ADC芯片；

當ADC芯片為雙通道ADC芯片時，快速檢測輸出引腳包括擴快速檢測輸出引腳FD_A和快速檢測輸出引腳FD_B；當ADC芯片為單通道ADC芯片時，快速檢測輸出引腳為速檢測輸出引腳FD。

2.根據權利要求1所述的基于FPGA的艦載多路信號采集同步控制系統，其特征在于，

當ADC芯片為雙通道ADC芯片，1個ADC芯片處理2個模擬中頻回波信號為2個數字中頻回波信號時；

FPGA，用于同時觀測1個ADC芯片的快速檢測輸出引腳FD_A和快速檢測輸出引腳FD_B引腳的狀態波形中的多幀時鐘信號波形、若該ADC芯片的2個多幀時鐘信號波形相比存在延時，則等待該ADC芯片的輸出周期完成后，再一起發送處理后的光模塊所需格式數據至光模塊，完成第二次同步。

3.根據權利要求1所述的基于FPGA的艦載多路信號采集同步控制系統，其特征在于，

當ADC芯片為雙通道ADC芯片，1個ADC芯片處理2個模擬中頻回波信號為2個數字中頻回波信號時；

FPGA，用于同時觀測所有ADC芯片的快速檢測輸出引腳FD_A或快速檢測輸出引腳FD_B引腳的狀態波形中的多幀時鐘信號波形、若第i個ADC芯片的多幀時鐘信號波形與其它ADC芯片的多幀時鐘信號波形相比存在延時，則等待第i個ADC芯片的輸出周期完成后，再一起發送處理后的光模塊所需格式數據至光模塊，完成第二次同步。

4.根據權利要求1所述的基于FPGA的艦載多路信號采集同步控制系統，其特征在于，所述雙通道ADC芯片的型號為：AD9680。

5.根據權利要求1所述的基于FPGA的艦載多路信號采集同步控制系統，其特征在于，

當ADC芯片為單通道ADC芯片，1個ADC芯片處理1個模擬中頻回波信號為1個數字中頻回波信號時；

FPGA，用于同時觀測所有ADC芯片的快速檢測輸出引腳FD的狀態波形中的多幀時鐘信號波形、若第i個ADC芯片的多幀時鐘信號波形與其它ADC芯片的多幀時鐘信號波形相比存在延時，則等待第i個ADC芯片的輸出周期完成后，再一起發送處理后的光模塊所需格式數據至光模塊，完成第二次同步。

6.根據權利要求1所述的基于FPGA的艦載多路信號采集同步控制系統，其特征在于，

所述N為17或18，所述M為9。

7.根據權利要求1所述的基于FPGA的艦載多路信號采集同步控制系統，其特征在于，

FPGA型號為：XC7VX690T-2FFG1927I。

8.根據權利要求1所述的基于FPGA的艦載多路信號采集同步控制系統，其特征在于，

還包括設置有可編程閾值的可編程閾值檢測器，

可編程閾值檢測器，用于對所有ADC芯片的快速檢測輸出引腳FD_A或/和快速檢測輸出引腳FD_B引腳的狀態波形中的輸入信號功率波形進行監控，若輸入信號功率波形超過可編程閾值，可編程閾值檢測器輸出調低ADC系統增益的控制信號至ADC芯片。