[發明專利]一種適用于多芯片失效分析的LPDDR晶圓RDL設計方法

在審

• 申請號: 202210445201.7
• 申請日: 2022-04-26
• 公開（公告）號: CN114783900A
• 公開（公告）日: 2022-07-22
• 發明（設計）人: 張力;廖承宇;何洪文
• 申請（專利權）人: 沛頓科技（深圳）有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/544
• 代理公司: 東莞市中正知識產權事務所(普通合伙) 44231
• 代理人: 徐康

本發明公開了一種適用于多芯片失效分析的LPDDR晶圓RDL設計方法，屬于半導體封裝領域，包括以下步驟：S1：基于常規LPDDR RDL設計，增加鍵合焊位；S2：設計封裝基板，增加若干用于DIE連接的基板正面金手指；S3：進行封裝，并將鍵合焊位與基板正面金手指連接S4:測量電阻，通過電阻測試判斷DIE狀態，完成設計。只需要在設計原始RDL布線時候，同步新增如下1條RDL走線即可；圍繞DIE四周新增1條不封閉的口字型走線和2個鍵合焊墊(焊墊開窗位置需尋找合適位置，不影響原始產品RDL布線即可)，通過走線電阻的測量數據來判定DIE是否有開裂，無需專門測試機器，只需要使用萬用表或者簡易測試設備來測試電阻即可判定多芯片堆疊中存在某一顆DIE開裂。

技術領域

本發明涉及半導體封裝技術領域，尤其涉及適用于多芯片失效分析的LPDDR晶圓RDL設計方法。

背景技術

LPDDR廣泛用于手機、平板等移動消費電子產品，內部的芯片顆粒都是采用多層堆疊模式進行封裝。實際生產過程中，LPDDR晶圓做多層封裝堆疊時候，會先做一次RDL再布線，再進行研磨、切割、貼片堆疊等封裝工藝。多層堆疊的工藝難度較高，容易發生單個DIE開裂導致失效的問題。

現有的技術方案中，一個LPDDR封裝芯片內部經常有多顆(2～8顆)厚度僅200um～40um的DIE垂直堆疊，一旦出現某顆DIE出現開裂失效，常規測試機器無法分辨出是哪顆DIE出現問題，需要使用專門測試機器和專用程序進行測試才可以分辨出哪顆芯片出現異常，還需要專門開發專用程序才可以進行分析。

多層封裝產品失效分析需要使用專門測試機器和專用程序進行測試才可以分辨出哪顆芯片出現異常，這種專用機器價格昂貴，還需要專門開發專用程序才可以進行分析，而且耗時較長，使用成本過高，影響失效分析的成本和效率。

發明內容

本發明的目的是為了解決現有技術中存在的缺陷，而提出的適用于多芯片失效分析的LPDDR晶圓RDL設計方法。

為了實現上述目的，本發明采用了如下技術方案：

一種適用于多芯片失效分析的LPDDR晶圓RDL設計方法，包括以下步驟：

S1：基于常規LPDDR RDL設計，增加鍵合焊位；

S2：設計封裝基板，增加若干用于DIE連接的基板正面金手指；

S3：進行封裝，并將鍵合焊位與基板正面金手指連接；

S4:測量電阻，通過電阻測試判斷DIE狀態，完成設計。

進一步地，用于步驟S1中，采用常規LPDDR RDL設計，將原始鍵合焊墊在晶圓中間，通過RDL引到DIE邊緣，在RDL引到DIE邊緣的設計保持不變的基礎上，增加一條沿著DIE邊緣的不封閉走線。

進一步地，走線斷開處設計2個鍵合焊位。

進一步地，用于步驟S2中，所述封裝基板設計時，增加數量不低于2的基板正面金手指，用于DIE連接到新增的鍵合焊位。

進一步地，用于步驟S2中，所述基板正面金手指根據DIE堆疊進行設計增加，其中，1顆DIE堆疊，則設計2個基板正面金手指；

2顆DIE堆疊，則需要設計4個基板正面金手指；

3顆DIE堆疊，則設計6個基板正面金手指。

進一步地，用于步驟S2中，基板正面金手指通過基板布線連接到基板背面的測試點。

進一步地，用于步驟S3中，封裝時，新增的2個鍵合焊位通過常規焊線連接到基板正面指定的金手指上。