[發明專利]一種適用于多芯片失效分析的LPDDR晶圓RDL設計方法

在審

• 申請號: 202210445201.7
• 申請日: 2022-04-26
• 公開（公告）號: CN114783900A
• 公開（公告）日: 2022-07-22
• 發明（設計）人: 張力;廖承宇;何洪文
• 申請（專利權）人: 沛頓科技（深圳）有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/544
• 代理公司: 東莞市中正知識產權事務所(普通合伙) 44231
• 代理人: 徐康

1.一種適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，包括以下步驟：

S1：基于常規LPDDR RDL設計，增加鍵合焊位；

S2：設計封裝基板，增加若干用于DIE連接的基板正面金手指；

S3：進行封裝，并將鍵合焊位與基板正面金手指連接；

S4:測量電阻，通過電阻測試判斷DIE狀態，完成設計。

2.根據權利要求1所述的適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，用于步驟S1中，采用常規LPDDR RDL設計，將原始鍵合焊墊在晶圓中間，通過RDL引到DIE邊緣，在RDL引到DIE邊緣的設計保持不變的基礎上，增加一條沿著DIE邊緣的不封閉走線。

3.根據權利要求2所述的適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，走線斷開處設計2個鍵合焊位。

4.根據權利要求3所述的適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，用于步驟S2中，所述封裝基板設計時，增加數量不低于1的基板正面金手指，用于DIE連接到新增的鍵合焊位。

5.根據權利要求4所述的適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，用于步驟S2中，所述基板正面金手指根據DIE堆疊進行設計增加，其中，1顆DIE堆疊，則設計2個基板正面金手指；

2顆DIE堆疊，則需要設計4個基板正面金手指；

3顆DIE堆疊，則設計6個基板正面金手指。

6.根據權利要求5所述的適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，用于步驟S2中，基板正面金手指通過基板布線連接到基板背面的測試點。

7.根據權利要求6所述的適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，用于步驟S3中，封裝時，新增的2個鍵合焊位通過常規焊線連接到基板正面指定的金手指上。

8.根據權利要求7所述的適用于多芯片失效分析的LPDDR晶圓RDL設計方法，其特征在于，用于步驟S4中，通過電阻測試判斷DIE狀態的方式為，一旦發生內部某顆die開裂，只需要測試每顆DIE指定的測試點之間的電阻即可判定，其中，未開裂DIE的測試電阻接近于0電阻，開裂DIE的電阻會遠大于0。