[發明專利]一種基于網絡編碼的RAM利用率提升方法

有效

• 申請號: 202210438122.3
• 申請日: 2022-04-25
• 公開（公告）號: CN114756403B
• 公開（公告）日: 2023-03-14
• 發明（設計）人: 李磊;周婉婷;胡劍浩
• 申請（專利權）人: 電子科技大學
• 主分類號: G06F11/10
• 分類號: G06F11/10;H03M13/27
• 代理公司: 成都虹盛匯泉專利代理有限公司 51268
• 代理人: 王偉

本發明公開了一種基于網絡編碼的RAM利用率提升方法，包括以下步驟：S1、交織寫操作：利用交織控制位對原始數據序列進行重組，生成重組數據序列；S2、編碼操作：對重組數據序列xi進行異或操作，得到重組數據序列的網絡編碼位Ei；S3、RAM寫入：將重組數據序列xi及對應的網絡編碼位Ei寫入RAM中；S4、RAM讀出：把RAM寫入邏輯中寫入的數據讀出，產生m個小序列x′i和產生m個對應的網絡編碼位E′i；S5、基于網絡編碼的糾錯；S6、交織讀操作。本發明基于異或操作和選擇操作，運算簡單高效，不僅無需占用太多的硬件資源，而且不會引入太多的延遲信息，可以直接嵌入到RAM控制中，提升RAM的利用率和容錯性。

技術領域

本發明屬于計算機和集成電路領域，特別涉及一種基于網絡編碼的RAM利用率提升方法。

背景技術

隨著科技的進步，集成電路中的RAM正朝兩個重要方向發展。一是隨著集成電路特征尺寸的縮小和低功耗要求，單個RAM單元的面積越來越小，工作電壓越來越低。這就使得RAM單元越來越敏感。另一個是隨著人們對性能和應用越來越高的需求，RAM的容量越來越大。隨著集成電路規模的增大和集成度的提高，系統所需的RAM的數量越來越多。在典型應用的SoC芯片中，RAM已經占到總芯片面積的30％以上，甚至更高。在集成電路的生產過程中，由于加工工藝、超凈間塵埃等影響，在RAM中會產生一些缺陷，特別是在納米工藝下。由于缺陷的存在，RAM中的有些單元將無法利用。在某些有塵埃顆粒的地方，會引起多個RAM單元的功能缺陷。針對RAM中的缺陷，一般采用兩種解決方法：

(1)禁用缺陷word：一般采用的方法是在一個word中發現有一個缺陷，將會把整個word禁用。優點：簡單，易于實現。缺點：由于禁用了不少word中可以正常使用的RAM單元，RAM的利用率不高。例如一個32bits的word，里面只有一個bit cell有缺陷，將會禁用整個32bits的word。

(2)傳統糾錯碼。優點：由于通過糾錯碼引入了糾錯能力，一些存在缺陷的word也可以使用，提升了RAM的利用率。缺點：糾錯碼會引入額外的冗余位，而且由于糾錯碼本身的運算邏輯復雜，會引入不小的面積開銷和延遲。

發明內容

本發明的目的在于克服現有技術的不足，提供一種基于異或操作和選擇操作，運算簡單高效，不僅無需占用太多的硬件資源，而且不會引入太多的延遲信息，可以直接嵌入到RAM控制中，提升RAM的利用率和容錯性的基于網絡編碼的RAM利用率提升方法。

本發明的目的是通過以下技術方案來實現的：一種基于網絡編碼的RAM利用率提升方法，包括以下步驟：

S1、交織寫操作：利用交織控制位對原始數據序列進行重組，生成重組數據序列；

S2、編碼操作：對重組后的數據序列xi進行異或操作，得到重組數據序列的網絡編碼位Ei：

Ei＝^xi[n-1：0]

其中^為異或運算；

S3、RAM寫入：將編碼后的重組數據序列xi及對應的網絡編碼位Ei寫入RAM中；

S4、RAM讀出：把RAM寫入邏輯中寫入的數據讀出，產生m個小序列x′i和產生m個對應的網絡編碼位E′i；

S5、基于網絡編碼的糾錯；

S6、交織讀操作：在交織控制位的控制下，對m個小序列xi進行重組生成原始數據序列x[n*m-1：0]。

進一步地，所述步驟S1具體實現方法為：具體實現方法為：假設原始數據序列共有n*m位，編號為0～n*m-1，原始數據序列表示為x[n*m-1：0]，重組后分為m個小的數據序列xi，i∈[0，m-1]，重組方法為：

xi[n-1：0]＝{xi[j]＝x[i+j*m] j∈[0，n-1]